參數(shù)資料
型號(hào)： XC3S1000-4VQG100C
廠商： XILINX INC
元件分類： FPGA
英文描述： Spartan-3 FPGA Family: Complete Data Sheet
中文描述： FPGA, 192 CLBS, 50000 GATES, PQFP100
封裝： LEAD FREE, VQFP-100
文件頁數(shù)： 61/198頁
文件大?。?/td> 1605K
代理商： XC3S1000-4VQG100C
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Spartan-3 FPGA Family: DC and Switching Characteristics
14
www.xilinx.com
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
R
Table 15:
Setup and Hold Times for the IOB Input Path
Symbol
Description
Conditions
Device
Speed Grade
Units
-5
-4
Min
Min
Setup Times
T
IOPICK
Time from the setup of data
at the Input pin to the active
transition at the ICLK input
of the Input Flip-Flop (IFF).
No Input Delay is
programmed.
LVCMOS25
(2)
,
IOBDELAY = NONE
All
1.65
1.89
ns
T
IOPICKD
Time from the setup of data
at the Input pin to the active
transition at the IFF’s ICLK
input. The Input Delay is
programmed.
LVCMOS25
(2)
,
IOBDELAY = IFD
XC3S50
2.76
3.17
ns
XC3S200
3.54
4.07
ns
XC3S400
3.59
4.12
ns
XC3S1000
2.94
3.37
ns
XC3S1500
3.40
3.91
ns
XC3S2000
3.69
4.24
ns
XC3S4000
5.11
5.87
ns
XC3S5000
5.43
6.24
ns
Hold Times
T
IOICKP
Time from the active
transition at the IFF’s ICLK
input to the point where
data must be held at the
Input pin. No Input Delay is
programmed.
LVCMOS25
(3)
,
IOBDELAY = NONE
All
–0.55
–0.63
ns
T
IOICKPD
Time from the active
transition at the IFF’s ICLK
input to the point where
data must be held at the
Input pin. The Input Delay
is programmed.
LVCMOS25
(3)
,
IOBDELAY = IFD
XC3S50
–1.44
–1.65
ns
XC3S200
–2.03
–2.33
ns
XC3S400
–2.06
–2.37
ns
XC3S1000
–1.58
–1.81
ns
XC3S1500
–1.95
–2.24
ns
XC3S2000
–2.18
–2.51
ns
XC3S4000
–3.31
–3.81
ns
XC3S5000
–3.57
–4.11
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in
Table 21
and are based on the operating conditions set
forth in
Table 5
and
Table 8
.
This setup time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true,
add
the appropriate Input adjustment from
Table 17
.
These hold times require adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true,
subtract
the appropriate Input adjustment from
Table 17
. When the hold time is negative, it is possible to change the data before the
clock’s active edge.
2.
3.
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