參數(shù)資料
型號(hào)： XC3S1000-4VQG100C
廠商： XILINX INC
元件分類： FPGA
英文描述： Spartan-3 FPGA Family: Complete Data Sheet
中文描述： FPGA, 192 CLBS, 50000 GATES, PQFP100
封裝： LEAD FREE, VQFP-100
文件頁(yè)數(shù)： 122/198頁(yè)
文件大?。?/td> 1605K
代理商： XC3S1000-4VQG100C
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Spartan-3 FPGA Family: Pinout Descriptions
36
www.xilinx.com
DS099-4 (v1.6) January 17, 2005
Product Specification
R
PQ208: 208-lead Plastic Quad Flat Pack
The 208-lead plastic quad flat package, PQ208, supports
three different Spartan-3 devices, including the XC3S50,
the XC3S200, and the XC3S400. The footprints for the
XC3S200 and XC3S400 are identical, as shown in
Table 23
and
Figure 11
. The XC3S50, however, has fewer I/O pins
resulting in 17 unconnected pins on the PQ208 package,
labeled as “N.C.” In
Table 23
and
Figure 11
, these uncon-
nected pins are indicated with a black diamond symbol (
).
All the package pins appear in
Table 23
and are sorted by
bank number, then by pin name. Pairs of pins that form a dif-
ferential I/O pair appear together in the table. The table also
shows the pin number for each pin and the pin type, as
defined earlier.
If there is a difference between the XC3S50 pinout and the
pinout for the XC3S200 and XC3S400, then that difference
is highlighted in
Table 23
. If the table entry is shaded grey,
then there is an unconnected pin on the XC3S50 that maps
to a user-I/O pin on the XC3S200 and XC3S400. If the table
entry is shaded tan, then the unconnected pin on the
XC3S50 maps to a VREF-type pin on the XC3S200 and
XC3S400. If the other VREF pins in the bank all connect to
a voltage reference to support a special I/O standard, then
also connect the N.C. pin on the XC3S50 to the same VREF
voltage. This provides maximum flexibility as you could
potentially migrate a design from the XC3S50 device to an
XC3S200 or XC3S400 FPGA without changing the printed
circuit board.
An electronic version of this package pinout table and foot-
print diagram is available for download from the Xilinx web-
site at
http://www.xilinx.com/bvdocs/publications/s3_pin.zip
.
Pinout Table
Table 23:
PQ208 Package Pinout
Bank
XC3S50
Pin Name
XC3S200
XC3S400
Pin Name
PQ208
Pin
Number
Type
0
IO
IO
P189
I/O
0
IO
IO
P197
I/O
0
N.C. (
)
IO/VREF_0
P200
VREF
0
IO/VREF_0
IO/VREF_0
P205
VREF
0
IO_L01N_0/
VRP_0
IO_L01N_0/
VRP_0
P204
DCI
0
IO_L01P_0/
VRN_0
IO_L01P_0/
VRN_0
P203
DCI
0
IO_L25N_0
IO_L25N_0
P199
I/O
0
IO_L25P_0
IO_L25P_0
P198
I/O
0
IO_L27N_0
IO_L27N_0
P196
I/O
0
IO_L27P_0
IO_L27P_0
P194
I/O
0
IO_L30N_0
IO_L30N_0
P191
I/O
0
IO_L30P_0
IO_L30P_0
P190
I/O
0
IO_L31N_0
IO_L31N_0
P187
I/O
0
IO_L31P_0/
VREF_0
IO_L31P_0/
VREF_0
P185
VREF
0
IO_L32N_0/
GCLK7
IO_L32N_0/
GCLK7
P184
GCLK
0
IO_L32P_0/
GCLK6
IO_L32P_0/
GCLK6
P183
GCLK
0
VCCO_0
VCCO_0
P188
VCCO
0
VCCO_0
VCCO_0
P201
VCCO
1
IO
IO
P167
I/O
1
IO
IO
P175
I/O
1
IO
IO
P182
I/O
1
IO_L01N_1/
VRP_1
IO_L01N_1/
VRP_1
P162
DCI
1
IO_L01P_1/
VRN_1
IO_L01P_1/
VRN_1
P161
DCI
1
IO_L10N_1/
VREF_1
IO_L10N_1/
VREF_1
P166
VREF
1
IO_L10P_1
IO_L10P_1
P165
I/O
1
IO_L27N_1
IO_L27N_1
P169
I/O
1
IO_L27P_1
IO_L27P_1
P168
I/O
1
IO_L28N_1
IO_L28N_1
P172
I/O
1
IO_L28P_1
IO_L28P_1
P171
I/O
1
IO_L31N_1/
VREF_1
IO_L31N_1/
VREF_1
P178
VREF
1
IO_L31P_1
IO_L31P_1
P176
I/O
1
IO_L32N_1/
GCLK5
IO_L32N_1/
GCLK5
P181
GCLK
1
IO_L32P_1/
GCLK4
IO_L32P_1/
GCLK4
P180
GCLK
1
VCCO_1
VCCO_1
P164
VCCO
1
VCCO_1
VCCO_1
P177
VCCO
2
N.C. (
)
IO/VREF_2
P154
VREF
2
IO_L01N_2/
VRP_2
IO_L01N_2/
VRP_2
P156
DCI
2
IO_L01P_2/
VRN_2
IO_L01P_2/
VRN_2
P155
DCI
2
IO_L19N_2
IO_L19N_2
P152
I/O
2
IO_L19P_2
IO_L19P_2
P150
I/O
2
IO_L20N_2
IO_L20N_2
P149
I/O
2
IO_L20P_2
IO_L20P_2
P148
I/O
2
IO_L21N_2
IO_L21N_2
P147
I/O
2
IO_L21P_2
IO_L21P_2
P146
I/O
2
IO_L22N_2
IO_L22N_2
P144
I/O
2
IO_L22P_2
IO_L22P_2
P143
I/O
Table 23:
PQ208 Package Pinout
(Continued)
Bank
XC3S50
Pin Name
XC3S200
XC3S400
Pin Name
PQ208
Pin
Number
Type
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