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參數(shù)資料
| 型號(hào)： | W972GG8JB-25 |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | DRAM |
| 英文描述： | 256M X 8 DDR DRAM, 0.4 ns, PBGA60 |
| 封裝： | 11 X 11.50 MM, ROHS COMPLIANT, WBGA-60 |
| 文件頁數(shù)： | 39/86頁 |
| 文件大?。?/td> | 1466K |
| 代理商： | W972GG8JB-25 |
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W972GG8JB
Publication Release Date: Feb. 18, 2011
- 44 -
Revision A02
AC Characteristics and Operating Condition for -18 speed grade, continued
SYM.
SPEED GRADE
DDR2-1066 (-18)
UNITS
25
NOTES
Bin(CL-tRCD-tRP)
7-7-7
PARAMETER
MIN.
MAX.
tWPRE
Write preamble
0.35
tCK(avg)
tWPST
Write postamble
0.4
0.6
tCK(avg)
12
tRPRE
Read preamble
0.9
1.1
tCK(avg)
14,36
tRPST
Read postamble
0.4
0.6
tCK(avg)
14,37
tDS(base)
DQ and DM input setup time
0
pS
16,27,29,
41,42,44
tDH(base)
DQ and DM input hold time
75
pS
17,27,29,
41,42,44
tDS(ref)
DQ and DM input setup time
200
pS
16,27,29,
41,42,44
tDH(ref)
DQ and DM input hold time
200
pS
17,27,29,
41,42,44
tDIPW
DQ and DM input pulse width for each input
0.35
tCK(avg)
tHZ
Data-out high-impedance time from CLK/
CLK
tAC,max
pS
15,35
tLZ(DQS)
DQS/
DQS -low-impedance time from CLK/ CLK
tAC,min
tAC,max
pS
15,35
tLZ(DQ)
DQ low-impedance time from CLK/
CLK
2 x tAC,min
tAC,max
pS
15,35
tHP
Clock half pulse width
Min. (tCH(abs),
tCL(abs))
pS
32
tQHS
Data hold skew factor
250
pS
33
tQH
DQ/DQS output hold time from DQS
tHP - tQHS
pS
34
tXSNR
Exit Self Refresh to a non-Read command
tRFC + 10
nS
23
tXSRD
Exit Self Refresh to a Read command
200
nCK
tXP
Exit precharge power down to any command
3
nCK
tXARD
Exit active power down to Read command
3
nCK
18
tXARDS
Exit active power down to Read command
(slow exit, lower power)
10 - AL
nCK
18,19
tAOND
ODT turn-on delay
2
nCK
20
tAON
ODT turn-on
tAC,min
tAC,max + 2.575
nS
20,35
tAONPD
ODT turn-on (Power Down mode)
tAC,min + 2
3 x tCK(avg) +
tAC,max+1
nS
tAOFD
ODT turn-off delay
2.5
nCK
21,39
tAOF
ODT turn-off
tAC,min
tAC,max + 0.6
nS
21,38,39
tAOFPD
ODT turn-off (Power Down mode)
tAC,min + 2
2.5 x tCK(avg) +
tAC,max + 1
nS
tANPD
ODT to power down Entry Latency
4
nCK
tAXPD
ODT Power Down Exit Latency
11
nCK
tMRD
Mode Register Set command cycle time
2
nCK
tMOD
MRS command to ODT update delay
0
12
nS
23
tOIT
OCD Drive mode output delay
0
12
nS
23
tDELAY
Minimum time clocks remain ON after CKE
asynchronously drops LOW
tIS+tCK(avg)+tIH
nS
22
相關(guān)PDF資料 |
PDF描述 |
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| WS512K32-35G4M | 2M X 8 MULTI DEVICE SRAM MODULE, 35 ns, CQFP68 |
| WS512K32-35G4Q | 2M X 8 MULTI DEVICE SRAM MODULE, 35 ns, CQFP68 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| W9751G6JB | 制造商:WINBOND 制造商全稱:Winbond 功能描述:8M ? 4 BANKS ? 16 BIT DDR2 SDRAM |
| W9751G6JB-25 | 制造商:Winbond Electronics Corp 功能描述:512GB DDRII |
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