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參數(shù)資料
| 型號： | W83627SF |
| 英文描述： | W83627F plus Smart Card Reader Interface. VID Control. GP I/O? |
| 中文描述： | W83627F加上智能卡閱讀器接口。 VID控制。大獎(jiǎng)賽的I / O？ |
| 文件頁數(shù)： | 105/147頁 |
| 文件大?。?/td> | 1348K |
| 代理商： | W83627SF |
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W83627SF
PRELIMINARY
Publication Release Date: Nov. 2000
Revision 0.60
- 98 -
11.8 Smart Card Status Register (SCSR, at "base address + 5")
This 8-bit register provides information about the status of the data transfer during communication.
RBR Data Ready (RDR)
Overrun Error (OER)
Parity Bit Error (PBER)
No Stop bit Error (NSER)
Silent Byte Detected (SBD)
Transmitter Buffer Register Empty (TBRE)
Transmitter Shift Register Empty (TSRE)
RX FIFO Error Indication (RFEI)
7
6
5
4
3
2
1
0
Bit 7: RFEI. This bit is set to a logic 1 when there is at least one parity bit error, no stop bit error or
silent byte detected in the FIFO. It is cleared by reading SCSR until there are no remaining errors
left in the FIFO.
Bit 6: TSRE. If the transmitting FIFO and TSR are both empty, it will be set to a logical 1. Otherwise,
this bit will be reset to a logical 0.
Bit 5: TBRE. When a data character is transferred from TBR to TSR, this bit will be set to a logical 1. If
ETBREI of ICR is a logical 1, an interrupt will be generated to notify the CPU to write the next
data. It will be reset to a logical 0 when CPU writes data into TBR or FIFO.
Bit 4: SBD. This bit is set to a logical 1 to indicate that received data are kept in silent state for a full
word time, including start bit, data bits, parity bit, and stop bits. When the CPU reads SCSR, it
will clear this bit to a logical 0.
Bit 3: NSER. This bit is set to a logical 1 to indicate that the received data have no stop bit. When CPU
reads SCSR, it will clear this bit to a logical 0.
Bit 2: PBER. This bit is set to a logical 1 to indicate that parity bit of received data is incorrect. When
CPU reads SCSR, it will clear this bit to a logical 0.
Bit 1: OER. This bit is set to a logical 1 to indicate received data have been overwritten by the next
received data before they were read by CPU. When CPU reads USR, it will clear this bit to a
logical 0.
Bit 0: RDR. This bit is set to a logical 1 to indicate received data are ready to be read by CPU in the
RBR or FIFO. After no data are left in the RBR or FIFO, the bit will be reset to a logical 0.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| W83627SF-AW | 制造商:WINBOND 制造商全稱:Winbond 功能描述:WINBOND I/O |
| W83627SF-PW | 制造商:WINBOND 制造商全稱:Winbond 功能描述:WINBOND I/O |
| W83627SG-AW | 功能描述:IC LPC SUPER I/O 128-PQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 專用 系列:* 標(biāo)準(zhǔn)包裝:3,000 系列:- 應(yīng)用:PDA，便攜式音頻/視頻，智能電話 接口:I²C，2 線串口 電源電壓:1.65 V ~ 3.6 V 封裝/外殼:24-WQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:24-QFN 裸露焊盤（4x4） 包裝:帶卷 (TR) 安裝類型:表面貼裝 產(chǎn)品目錄頁面:1015 (CN2011-ZH PDF) 其它名稱:296-25223-2 |
| W83627THF | 制造商:Nuvoton Technology Corp 功能描述:I/O Controller LPC Controller 128-Pin PQFP |
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