- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄385949 > TSB42AA9IPZT (Texas Instruments, Inc.) STORAGELYNX 1394 LINK-LAYER CONTROLLER FOR ATA/ATAPI STORAGE PRODUCTS PDF資料下載
參數(shù)資料
| 型號： | TSB42AA9IPZT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | STORAGELYNX 1394 LINK-LAYER CONTROLLER FOR ATA/ATAPI STORAGE PRODUCTS |
| 中文描述： | STORAGELYNX 1394鏈路層的ATA控制器/ ATAPI儲存產(chǎn)品 |
| 文件頁數(shù)： | 127/183頁 |
| 文件大小： | 798K |
| 代理商： | TSB42AA9IPZT |
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630
6.5.1
HSDI B Bit Descriptions
0x0C0 HSDIB_CFG0 – HSDIB Configuration 0
BIT
NAME
TYPE
RESET
FUNCTION
31
HSDIBRST
R0WU
0
HSDIB reset – Writing a 1 to this location causes all state machines
in the high-speed data interface to synchronously reset. This bit is
automatically cleared by hardware.
30
HSDIBEN
RW
0
HSDIB enable When set to 0, the HSDI ignores all interface
signaling.
29:18
RSVD
R0
0
17
SIF
RW
0
DirecTV 130 SIF – The value written to this field is inserted as the
SIF (time-stamp-invalid flag) field in all DirecTV 130 cells written
into the HSDI. Packets inserted by the packet insert hardware have
an SIF field of 1 regardless of the setting of this bit.
16
SCCEN
RW
0
DirecTV system clock counter enable – When this bit is set to 1, the
23-bit system clock counter runs as a free-running linear counter.
When this bit is set to 0, the system clock counter is set to all 0s.
Enabling this feature requires that one GPIO pin is configured as
the DirecTV system clock input.
15
RSVD
RW
0
Reserved This bit is reserved for internal tests. It should be set to
0 (default) for correct operation.
14:13
SYNCMODE
RW
0
00 = Sync mode A
01 = Sync mode B
10 = Reserved
11 = Sync mode C
12
DSS130_PID
RW
0
DirecTV 130 used with PID filtering – This bit must be set to 1 if
DirecTV 130 streams are used in conjunction with the PID filter on
this interface. If DirecTV 130 streams are used with the PID filter,
only DirecTV 130 streams are supported for this interface. Other
stream types can be mixed as desired when using the PID filter.
11
RELEASE_DATA
RW
0
Release data mode When this bit is enabled (set to 1), ceLynx
cannot output DV data to the HDSI until the following sequence is
performed:
1. HSDI_AV signal active
2. DV frame-out signal (GPIO pins) goes active indicating the frame
time stamp has expired.
3. The application activates the DV frame-in signal (a GPIO pin).
4. The HSDI_EN signal is activated.
The sequence is reset when the buffer is emptied.
10
BYTEENDIAN
RW
0
Byte endian mode – This bit indicates which byte of each 4-byte
data quadlet is presented first at the HSDI. Irrespective of direction,
the byte-wise data presented at the HSDI composes a quadlet of
data as follows:
D[7:0]
First byte = AB
Second byte = CD
Third byte = EF
Fourth byte = 01
BYTEENDIAN = 0
Resulting quadlet = 0xABCD EF01
BYTEENDIAN = 1
Resulting quadlet = 0x01EF CDAB
相關(guān)PDF資料 |
PDF描述 |
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