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參數(shù)資料
| 型號(hào)： | TSB42AA4PGE |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER |
| 中文描述： | 1394消費(fèi)電子產(chǎn)品鏈路層控制器 |
| 文件頁數(shù)： | 88/183頁 |
| 文件大小： | 798K |
| 代理商： | TSB42AA4PGE |
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523
< 33275
33150
15
< 33150
33025
14
Table 520. Automatic Empty Packets Relative to Frame Length, PAL Only
MAX FRAME
(
μ
s)
MIN FRAME
(
μ
s)
AVERAGE
NUMBER
AUTOMATIC
EMPTY PACKETS
INSERTED
22
21
20
19
18
17
16
40400
<40275
< 40150
< 40025
<39900
<39775
< 39650
40275
40150
40025
39900
39775
39650
39525
5.5.3.3
Detecting Start of Frame (Receive Path Only)
In DV mode, ceLynx does not receive any data into the buffer until it has identified the start of frame. The
first packet of a frame is the start of frame. The start of frame is determined using the DIF block identification
header.
5.5.3.4
Release Data Mode (HSDIxCFG0.ReleaseData)
ceLynx supports a mode where output to the HSDI on receive is controlled by a sequence. The application
needs to implement the following sequence along with an external AND gate connected as shown.
RELEASE_DATA
CODEC_EN
HSDI_EN
RELEASE_DATA = software control bit
CODEC_EN = Enable signal from DV CODEC application
HSDI_EN = HSDI_EN input to ceLynx for HSDI write.
1.
No data is being output from the HSDI, the system is at rest, no data is in the RX buffer.
RELEASE_DATA = 0.
The first packet of a DV stream is received. The cell_AV signal goes active indicating data is
available.
A packet is received with a valid time stamp. The frame_out goes active.
The application acitivates the frame_in and sets RELEASE_DATA = 1.
The HSDI_EN signal goes active and toggles with the CODEC_EN signal output.
When the buffer becomes empty and the cell_AV signal goes inactive, reset the sequence.
2.
3.
4.
5.
6.
5.5.3.5
Stream Termination Recovery (Receive Mode)
Some systems terminate their DV stream on a nonframe boundary. ceLynx supports termination of a DV
channel by interrupting the processor if the DIF sequence has a break or if any number other than 25 DIF
blocks is received for a given DIF sequence. When this interrupt occurs the hardware stops receiving data
until a start of frame is detected.
5.5.3.6
Receiving DV Headers Only Mode
The user can configure a buffer to receive H0 DV headers from every active DV channel on the 1394 bus.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TSB42AA9I | STORAGELYNX 1394 LINK-LAYER CONTROLLER FOR ATA/ATAPI STORAGE PRODUCTS |
| TSB42AA9IPZT | STORAGELYNX 1394 LINK-LAYER CONTROLLER FOR ATA/ATAPI STORAGE PRODUCTS |
| TSB42AB4I | IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER |
| TSB42AB4PGE | IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER |
| TSB43AA82A1 | 1394 integrated PHY and link layer controller(1394集成PHY和鏈路層控制器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TSB42AA4PGER | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| TSB42AA9 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:STORAGELYNX 1394 LINK-LAYER CONTROLLER FOR ATA/ATAPI STORAGE PRODUCTS |
| TSB42AA9A | 制造商:TI 制造商全稱:Texas Instruments 功能描述:StorageLynx 1394 Link-Layer Controller for ATA/ATAPI Storage Products |
| TSB42AA9APZT | 功能描述:1394 接口集成電路 Hi Perf 1394a 3.3V Link-Layer Cntrlr RoHS:否 制造商:Texas Instruments 類型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray |
| TSB42AA9APZTG4 | 功能描述:1394 接口集成電路 3.3V Link-Layer Cntrlr RoHS:否 制造商:Texas Instruments 類型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray |
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