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參數(shù)資料
| 型號： | TMX320DM6443AZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 71/221頁 |
| 文件大?。?/td> | 1582K |
| 代理商： | TMX320DM6443AZWT |
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www.ti.com
3.5.4
PINMUX0 Register Description
3.5.5
PINMUX1 Register Description
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
The PINMUX0 pin multiplexing register controls which peripheral is given ownership over shared pins
among EMAC, LCD, RGB888, RGB666, ATA, VLYNQ, EMIFA, HPI, and GPIO peripherals. The register
format is shown in
Figure 3-7
and bit field descriptions are given in
Table 3-14
. More details on the
PINMUX0 pin muxing fields are given in
Section 3.5.6
. A value of "1" enables the secondary or tertiary pin
function.
Figure 3-7. PINMUX0 Register
(1)
31
30
29
28
26
25
24
23
22
21
18
17
16
EMACEN
Rsvd
HPIEN
Reserved
LFLDEN
LOEEN
RGB888
RGB666
Reserved
ATAEN
HDIREN
R/W-0
R/W-0
R/W-D
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R-0000
R/W-0
R/W-0
15
14
13
12
11
10
9
5
4
0
VLYNQEN
VLSCREN
VLYNQWD
AECS5
AECS4
Reserved
AEAW
R/W-0
LEGEND: R = Read; W = Write; L = pin state latched at reset rising edge; D = derived from pin states; -
n
= value after reset
R/W-0
R/W-00
R/W-0
R/W-0
R-00000
R/W-LLLL
(1)
For proper DM6443 device operation,
always
write a value of '0' to RSV bits 30, 29, 27, and 26.
Table 3-14. PINMUX0 Register Description
Name
EMACEN
HPIEN
Description
Enable EMAC and MDIO function on default GPIO3V[0:16] pins.
Enable HPI module pins. Default value is derived from BTSEL[1:0] configuration inputs. HPIEN is 1 when the
BTSEL[1:0] = 10 for non-secure devices only. HPIEN default state is always 0 for secure divices.
Enable LCD_FIELD function on default GPIO[3] pin
Enable LCD_OE function on default GPIO[0] pin
Enable VPBE RGB888 function on default GPIO[2:6, 46:47] pins
Enable VPBE RGB666 function on default GPIO[46:47] pins
Enable ATA function on default EMIFA and GPIO[52:53] pins and shared UART1 pins
Enable HDDIR function on default GPIO[42] pin
Enable VLYNQ function on default GPIO[9,10:17] pins
Enable VLYNQ SCRUN function on default GPIO[9] pin
VLYNQ data width selection. This expands the VLYNQ TXD[0:3] and RXD[0:3] functions on default GPIO[10:17]
pins.
Enable EMIFA EM_CS5 function on GPIO[8]
Enable EMIFA EM_CS4 function on GPIO[9]
EMIFA address width selection. Default value is latched at reset from AEAW[4:0] configuration input pins. This
enables EMIF address function on default GPIO[10:28] pins.
LFLDEN
LOEEN
RGB888
RGB666
ATAEN
HDIREN
VLYNQEN
VLSCREN
VLYNQWD
AECS5
AECS4
AEAW
The PINMUX1 pin multiplexing register controls which peripheral is given ownership over shared pins
among Timer, PLL, ASP, SPI, I2C, PWM, and UART peripherals. The register format is shown in
Figure 3-8
and bit field descriptions are given in
Table 3-15
. More details on the PINMUX1 pin muxing
fields are given in
Section 3.5.6
. A value of "1" enables the secondary or tertiary pin function.
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