參數(shù)資料
型號： TMS320VC5409GGU-100
元件分類： 數(shù)字信號處理
英文描述： 16-Bit Digital Signal Processor
中文描述： 16位數(shù)字信號處理器
文件頁數(shù)： 48/78頁
文件大?。?/td> 1018K
代理商： TMS320VC5409GGU-100
TMS320VC5409
FIXED-POINT DIGITAL SIGNAL PROCESSOR
SPRS082C – APRIL 1999 – REVISED MARCH 2000
48
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
memory and parallel I/O interface timing (continued)
switching characteristics over recommended operating conditions for a parallel I/O port write
(IOSTRB = 0)[H = 0.5 t
c(CO)
]
(see Figure 18)
PARAMETER
’5409-80,-100
MIN
UNIT
MAX
td(CLKL-A)
td(CLKH-ISTRBL)
td(CLKH-D)IOW
td(CLKH-ISTRBH)
td(CLKL-RWL)
td(CLKL-RWH)
th(A)IOW
th(D)IOW
tsu(D)IOSTRBH
tsu(A)IOSTRBL
Address and IS timings are included in timings referenced as address.
Delay time, CLKOUT low to address valid
0
3
ns
Delay time, CLKOUT high to IOSTRB low
0
3
ns
Delay time, CLKOUT high to write data valid
H–5
H+8
ns
Delay time, CLKOUT high to IOSTRB high
0
3
ns
Delay time, CLKOUT low to R/W low
0
3
ns
Delay time, CLKOUT low to R/W high
0
3
ns
Hold time, address valid after CLKOUT low
0
3
ns
Hold time, write data after IOSTRB high
H–3
H+7
ns
Setup time, write data before IOSTRB high
H–7
H+1
ns
Setup time, address valid before IOSTRB low
H–2
H+2
ns
IS
R/W
IOSTRB
D[15:0]
A[22:0]
CLKOUT
td(CLKH-ISTRBH)
th(A)IOW
th(D)IOW
td(CLKH-D)IOW
td(CLKH-ISTRBL)
td(CLKL-A)
td(CLKL-RWL)
td(CLKL-RWH)
tsu(A)IOSTRBL
tsu(D)IOSTRBH
NOTE A: A[22:16] apply to DMA accesses to extended I/O, DATA, PROGRAM memory. The CPU has access to
only
extended
PROGRAM memory.
Figure 18. Parallel I/O Port Write (IOSTRB = 0)
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PDF描述
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