參數(shù)資料
型號： TMS320VC5409GGU-100
元件分類： 數(shù)字信號處理
英文描述： 16-Bit Digital Signal Processor
中文描述： 16位數(shù)字信號處理器
文件頁數(shù)： 45/78頁
文件大小： 1018K
代理商： TMS320VC5409GGU-100
TMS320VC5409
FIXED-POINT DIGITAL SIGNAL PROCESSOR
SPRS082C – APRIL 1999 – REVISED MARCH 2000
45
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
memory and parallel I/O interface timing (continued)
switching characteristics over recommended operating conditions for a memory write
(MSTRB = 0)[H = 0.5 t
c(CO)
]
(see Figure 16)
PARAMETER
’5409-80,-100
MIN
UNIT
MAX
td(CLKH-A)
td(CLKL-A)
td(CLKL-MSL)
td(CLKL-D)W
td(CLKL-MSH)
td(CLKH-RWL)
td(CLKH-RWH)
td(RWL-MSTRBL)
th(A)W
th(D)MSH
tw(SL)MS
tsu(A)W
tsu(D)MSH
ten(D–RWL)
tdis(RWH–D)
Address, PS, and DS timings are all included in timings referenced as address.
In the case of a memory write preceded by a memory write
§In the case of a memory write preceded by an I/O cycle
Delay time, CLKOUT high to address valid
Delay time, CLKOUT low to address valid§
0
3
ns
0
3
ns
Delay time, CLKOUT low to MSTRB low
0
3
ns
Delay time, CLKOUT low to data valid
0
8
ns
Delay time, CLKOUT low to MSTRB high
0
3
ns
Delay time, CLKOUT high to R/W low
0
4
ns
Delay time, CLKOUT high to R/W high
0
4
ns
Delay time, R/W low to MSTRB low
Hold time, address valid after CLKOUT high
H – 2
H + 1
ns
0
3
ns
Hold time, write data valid after MSTRB high
H–3
H+6§
ns
Pulse duration, MSTRB low
2H–2
ns
Setup time, address valid before MSTRB low
2H–2
ns
Setup time, write data valid before MSTRB high
2H–6
2H+6§
ns
Enable time, data bus driven after R/W low
H–5
ns
Disable time, R/W high to data bus high impedance
0
ns
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