參數(shù)資料
型號(hào)： TMS320VC5409GGU-100
元件分類： 數(shù)字信號(hào)處理
英文描述： 16-Bit Digital Signal Processor
中文描述： 16位數(shù)字信號(hào)處理器
文件頁數(shù)： 42/78頁
文件大?。?/td> 1018K
代理商： TMS320VC5409GGU-100
TMS320VC5409
FIXED-POINT DIGITAL SIGNAL PROCESSOR
SPRS082C – APRIL 1999 – REVISED MARCH 2000
42
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
multiply-by-N clock option (PLL enabled)
The frequency of the reference clock provided at the X2/CLKIN pin can be multiplied by a factor of N to generate
the internal machine cycle. The selection of the clock mode and the value of N is described in the clock generator
section.
When an external clock source is used, the external frequency injected must conform to specifications listed
in the timing requirements table.
switching characteristics over recommended operating conditions [H = 0.5t
c(CO)
]
(see Figure 12 and Figure 14)
PARAMETER
’5409-80
TYP
tc(CI)/N
’5409-100
TYP
tc(CI)/N
UNIT
MIN
MAX
MIN
MAX
tc(CO)
td(CI-CO)
tf(CO)
tr(CO)
tw(COL)
tw(COH)
tp
N = Multiplication factor
Cycle time, CLKOUT
12.5
10
ns
Delay time, X2/CLKIN high/low to CLKOUT high/low
4
10
17
4
10
17
ns
Fall time, CLKOUT
2
2
ns
Rise time, CLKOUT
2
2
ns
Pulse duration, CLKOUT low
H–3
H–1
H
H–2
H–1
H
ns
Pulse duration, CLKOUT high
H–3
H–1
H
H–2
H–1
H
ns
Transitory phase, PLL lock up time
30
30
s
timing requirements (see Figure 14)
’5409-80,-100
MIN
20
20
20
UNIT
MAX
200
Integer PLL multiplier N (N = 1–15)
tc(CI)
Cycle time, X2/CLKIN
PLL multiplier N = x.5
100
ns
PLL multiplier N = x.25, x.75
50
tf(CI)
tr(CI)
tw(CIL)
Fall time, X2/CLKIN
8
ns
Rise time, X2/CLKIN
8
ns
Pulse duration, X2/CLKIN low
5
ns
tw(CIH)
N = Multiplication factor
The multiplication factor and minimum X2/CLKIN cycle time should be chosen such that the resulting CLKOUT cycle time is within the specified
range (tc(CO))
Pulse duration, X2/CLKIN high
5
ns
tc(CO)
tc(CI)
tw(COH)
tf(CO)
tr(CO)
tf(CI)
X2/CLKIN
CLKOUT
td(CI-CO)
tw(COL)
tr(CI)
tp
Unstable
tw(CIH)
tw(CIL)
Figure 14. External Multiply-by-One Clock Timing
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