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參數(shù)資料
| 型號： | SDA9401 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Scan Rate Converter using Embedded DRAM Technology Units |
| 中文描述： | 掃描頻率轉(zhuǎn)換器采用嵌入式DRAM技術(shù)股 |
| 文件頁數(shù)： | 14/69頁 |
| 文件大小： | 1142K |
| 代理商： | SDA9401 |
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Micronas
14
Preliminary Data Sheet
SDA 9401
Explanation of 656 format
The figure below explains the functionality of the SYNCEN signal. The SDA 9401 needs the
SYNCEN (synchronization enable) signal, which is used to gate the YIN, UVIN as well as the HIN
and the VIN signal. This is implemented for front-ends which are working with 13.5 MHz and a large
output delay time for YIN, UVIN, HIN and VIN (e.g. Micronas VPC32XX, output delay: 35 ns). For
this application the half system clock CLK1 (13.5 MHz) from the front-end should be provided at this
pin. In case the front-end is working at 27.0 MHz with sync signals having delay times smaller than
25 ns, this input can be set to low level (SYNCEN=
V
SS
) (e.g. Micronas SDA 9206, output delay: 25
ns). Thus the signals YIN, UVIN, HIN and VIN are sampled with the CLK1 system clock when the
SYNCEN input is low.
SYNCEN signal
CLK1 (27 MHz)
u0
y0
v0
y1
u2
y3
YIN
CCIR 656 interface
SAV
EAV
288 Tclk1(PAL)
276 Tclk1(NTSC)
EAV
1728 Tclk1(PAL)
1716 Tclk1(NTSC)
EAV
x
x
EAV
x
x
SAV
x
CLK1 (27 MHz)
YIN
x
H656
V656
(e.g.)
F656
(e.g.)
EAV
11111111
00000000
00000000
1FV1P
3
P
2
P
1
P
0
SAV
11111111
00000000
00000000
1FV0P
3
P
2
P
1
P
0
F = 0 during field 1(A)
F = 1 during field 2(B)
V = 0 elsewhere
V = 1 during field blanking
MSB
LSB
CLK1
y0
y1
y2
y3
u0
v0
u2
v2
SYNCEN
YIN
UVIN
x
x
YINen
UVINen
y0
y1
y2
y3
u0
v0
u2
v2
x
x
HIN/VIN
HINen/VINen
s
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