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參數(shù)資料
| 型號： | PM73121 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | AAL1 Segmentation And Reassembly Processor |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE |
| 文件頁數(shù)： | 101/223頁 |
| 文件大?。?/td> | 2300K |
| 代理商： | PM73121 |
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PM73121AAL1gator II
PMC-Sierra, Inc.
L
PMC-980620
,VVXH
AAL1 SAR Processor
Data Sheet
35235,(7$5<$1'&21),'(17,$/7230&6,(55$,1&$1')25,76&86720(56,17(51$/86(
4.3.2
Memory Interface Signals
4.3.3
T1/E1 Interface Signals
Table 7.
Memory Interface Signals
Signal
Pin #
Type*
Reset
Value*
Description
MEM_DATA(15:10)
MEM_DATA(9:4)
MEM_DATA(3:0)
235-230
228-223
221-218
Bi
Z
Memory Data Bits 15 to 0
form the 16-bit wide data bus to external
memory.
MEM_ADDR(16:15)
MEM_ADDR(14)
MEM_ADDR(13:8)
MEM_ADDR(7:0)
215-214
211
208-203
201-194
Out
Z
Memory Address Data Bits 16 to 0
form the 17-bit wide address bus
to external memory. Pulled up with an internal resistor.
/MEM_OE
191
Out
1
Memory Output Enable
is an active low signal that enables the
SRAM to drive data. Maximum output current (I
MAX
) = 8 mA.
Memory Write Enable Zero
is an active low signal for the low-byte
write. Maximum output current (I
MAX
) = 8 mA.
Memory Write Enable One
is an active low signal for the high-byte
write. Maximum output current (I
MAX
) = 8 mA.
Memory Chip Select
is an active low chip-select signal for external
memory. Maximum output current (I
MAX
) = 8 mA.
/MEM_WE(0)
188
Out
1
/MEM_WE(1)
190
Out
1
/MEM_CS
192
Out
1
*Present when /RESET is asserted
and SYS_CLK is being clocked.
Table 8.
T1/E1 Interface Signals
Signals
Pin #
Type
Reset
Value*
Description
TL_FSYNC(7)
TL_FSYNC(6)
TL_FSYNC(5)
TL_FSYNC(4)
TL_FSYNC(3)
TL_FSYNC(2)
TL_FSYNC(1)
TL_FSYNC(0)
155
142
130
114
102
83
71
52
In
NA
Transmit Line Frame Synchronization Bits 7 to 0
are the
transmit frame synchronization indications from the framer
devices in SDF-MF and SDF-FR modes
.
The lines originate
from the corresponding framer devices 0 to 7.
TL_CLK(7)
TL_CLK(6)
TL_CLK(5)
TL_CLK(4)
TL_CLK(3)
TL_CLK(2)
TL_CLK(1)
TL_CLK(0)
156
143
131
115
103
84
72
54
Bi
NA*
Transmit Line Channel Clock Bits 7 to 0
are the clock lines for
the eight T1/E1 lines. The bits clock the data from the
AAL1gator II to the corresponding framer devices. In the
UDF-HS mode, only line 0 is active. Depending on the value of
TLCLK_OUTPUT_EN and the CLK_SOURCE bits, these pins
are either outputs or inputs. If TLCLK_OUTPUT_EN is high,
these pins are outputs and the clock is sourced internally at
power up. This can later be changed by the CLK_SOURCE
bits.
Maximum output current (I
MAX
) = 8 mA.
相關PDF資料 |
PDF描述 |
|---|---|
| PM73121-RI | AAL1 Segmentation And Reassembly Processor |
| PM73122 | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73122-BI | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PM73121-RI | 制造商:PMC 制造商全稱:PMC 功能描述:AAL1 Segmentation And Reassembly Processor |
| PM73122 | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73122-BI | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK CES/DBCES AAL1 SAR PROCESSOR |
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