參數(shù)資料
型號(hào): MSC8103M1200F
廠商: MOTOROLA INC
元件分類: 數(shù)字信號(hào)處理
英文描述: 64-BIT, 75 MHz, OTHER DSP, PBGA332
封裝: 17 X 17 MM, FLIP-CHIP, PLASTIC, BGA-332
文件頁(yè)數(shù): 75/120頁(yè)
文件大?。?/td> 1952K
代理商: MSC8103M1200F
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2-8
AC Timings
2.7.2 Clocking and Timing Characteristics
Table 2-10. System Clock Parameters
Characteristic
Minimum
Maximum
Unit
Phase Jitter between BCLK and DLLIN
0.5
ns
CLKIN frequency
1,2
18
75
MHz
CLKIN slope
5
ns
DLLIN slope
2
ns
CLKOUT frequency jitter
(0.01
× CLKOUT) + CLKIN jitter
ns
Delay between CLKOUT and DLLIN
5
ns
Notes:
1.
Low CLKIN frequency causes poor PLL performance. Choose a CLKIN frequency high enough to keep
the frequency after the predivider (SPLLMFCLK) higher than 18 MHz.
2.
CLKIN should have a 50%
± 5% duty cycle.
Table 2-11. Clock Ranges
Clock
Symbol
Maximum Rated Core Frequency
All
Max. Values for SC140
Clock Rating of:
Min
275 MHz
300 MHz
Input Clock
CLKIN
18 MHz
68.75 MHz
75 MHz
SPLL MF Clock
SPLLMFCLK
18 MHz
22.9 MHz
25 MHz
Bus
BCLK
18 MHz
91.67 MHz
100 MHz
Output
CLKOUT
43.2 MHz
91.67 MHz
100 MHz
Serial Communications Controller
SCLK
18 MHz
91.67 MHz
100 MHz
Communications Processor Module
CPMCLK
36 MHz
183.3 MHz
200 MHz
SC140 Core
DSPCLK
72 MHz
275 MHz
300 MHz
Baud Rate Generator
For BRG DF = 4
For BRG DF = 16 (default)
For BRG DF = 64
For BRG DF = 256
BRGCLK
36 MHz
9 MHz
2.25 MHz
562.5 KHz
91.67 MHz
22.91 MHz
5.73 MHz
1.43 MHz
100 MHz
25 MHz
6.25 MHz
1.56 MHz
相關(guān)PDF資料
PDF描述
MSC8103M1100F 64-BIT, 68.75 MHz, OTHER DSP, PBGA332
MSC8154SVT1000B 0-BIT, OTHER DSP, PBGA783
MSC8154TVT1000B 0-BIT, OTHER DSP, PBGA783
MSC8156ESVT1000B 0-BIT, OTHER DSP, PBGA783
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參數(shù)描述
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