參數(shù)資料
型號： M69030
元件分類： 圖形處理器
英文描述： GRAPHICS PROCESSOR, PBGA278
文件頁數(shù)： 177/387頁
文件大?。?/td> 2678K
代理商： M69030
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15-20
Flat Panel Registers
`efmp69030 Databook
Revision 1.3 11/24/99
FR12
FP Format 2 Register
read/write at I/O address 3D1h with index at I/O address 3D0h set to 12h
shadowed only for pipeline A
7-6
FP Data Width
5
Force FP Data Signals High during Vertical Blank
0: Flat panel data output signals are not forced high during vertical blanking.
1: Flat panel data output signals are forced high during vertical blanking.
4
Force FP HSync (LP) during Vertical Blank
0: FP Display Enable output is generated by inverting both FP Vertical and Horizontal
Blank therefore FP Display Enable will not toggle active during Vertical Blank time. FP
HSync (LP) is not generated during Vertical Blank except when bit 3 is set to 1. This is the
default after reset.
1: FP Display Enable output is generated by inverting FP Horizontal Blank only therefore
FP Display Enable will be active during Vertical Blank time. FP HSync (LP) will also be
active during Vertical Blank.
This bit should be set only for SS panels which require FP HSync (LP) to be active during
vertical blank time when bit 3 is 0. This bit should be reset when using DD panels or when
bit 3 is 1.
3
FP Display Enable (FP Blank#) Select
0: The FP Display Enable is inactive during vertical blank time because the output comes
from inverting both the FP Vertical and Horizontal blank. FP HSync is not generated during
vertical blank except when bit 4 is set to 1. In 480-line DD panels, this option will generate
exactly 240 FP HSync (LP) pulses. This is the default after reset.
1: The FP Display Enable is active during Vertical blank time since the output comes from
inverting the FP Horizontal Blank enable. FP HSync will also be active during vertical
blank.
This bit controls FP Display Enable (FP Blank#) generation. This bit also affects FP HSync
(LP) generation.
76543
210
A
FP Data Width
(00)
Force FP
Data High
Force
HSYNC
FP Blank#
Select
(0)
Clk Mask
STN-DD
(0)
Clock Mask
(0)
Clock Divide
(0)
B
not shadowed for this pipeline
Bits
7 6
FP Data Width
0 0
16-bit panel data width. For color TFT panel this is the 565
RGB interface. This is the default after reset.
0 1
24-bit panel data width. For color the TFT panel this is the
888 RGB interface. This setting can also be used for the 24-
bit color STN-DD panel.
1 0
Reserved.
1 1
36-bit panel data width (TFT panels only). Program 000 in
shift clock divide bits of FR10.
相關(guān)PDF資料
PDF描述
MA4T85633 C BAND, Si, NPN, RF SMALL SIGNAL TRANSISTOR
MA4T85600 Si, RF POWER TRANSISTOR
MA4T85635 C BAND, Si, NPN, RF SMALL SIGNAL TRANSISTOR
MAT-02NBC 20 mA, 40 V, 2 CHANNEL, NPN, Si, SMALL SIGNAL TRANSISTOR
MAT-02NBCG 20 mA, 40 V, 2 CHANNEL, NPN, Si, SMALL SIGNAL TRANSISTOR
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參數(shù)描述
M69032 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:
M690SDM 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SIGE SINGLE FREQUENCY VCSO
M690SDM-R01 功能描述:時鐘合成器/抖動清除器 VCSO RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
M690SDM-R02 功能描述:時鐘合成器/抖動清除器 VCSO RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
M690SDM-R03 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
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