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參數(shù)資料
| 型號： | M69030 |
| 元件分類： | 圖形處理器 |
| 英文描述： | GRAPHICS PROCESSOR, PBGA278 |
| 文件頁數(shù)： | 16/387頁 |
| 文件大?。?/td> | 2678K |
| 代理商： | M69030 |
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9-10
CRT Controller Registers
`efmp69030 Databook
Revision 1.3 11/24/99
5
Vertical Total Bit 9
The vertical total is a 10-bit or 12-bit value that specifies the total number of scanlines. This
includes the scanlines both inside and outside of the active display area.
In standard VGA modes, where bit 0 of the I/O Control Register (XR09) is set to 0, the
vertical total is specified with a 10-bit value. The 8 least significant bits of the vertical total
are supplied by bits 7-0 of the Vertical Total Register (CR06), and the most and second-
most significant bits are supplied by bit 5 and bit 0 of this register (CR07), respectively.
In extended modes, where bit 0 of the I/O Control Register (XR09) is set to 1, the vertical
total is specified with a 12-bit value. The 8 least significant bits of the vertical total are
supplied by bits 7-0 of the Vertical Total Register (CR06), and the 4 most significant bits are
supplied by 3-0 bits of the Extended Vertical Total Register (CR30). In extended modes,
neither bit 5 nor bit 0 of this register are used.
This 10-bit or 12-bit value should be programmed to be equal to the total number of
scanlines minus 2.
4
Line Compare Bit 8
This bit provides the second most significant bit of a 10-bit value that specifies the scanline
at which the memory address counter restarts at the value of 0. Bit 6 of the Maximum
Scanline Register (CR09) supplies the most significant bit, and bits 7-0 of the Line Compare
Register (CR18) supply the 8 least significant bits.
Normally, this 10-bit value is set to specify a scanline after the last scanline of the active
display area. When this 10-bit value is set to specify a scanline within the active display
area, it causes that scanline and all subsequent scanlines in the active display area to
display video data starting at the very first byte of the frame buffer. The result is what
appears to be a screen split into a top and bottom part, with the image in the top part being
repeated in the bottom part.
When used in cooperation with the Start Address High Register (CR0C) and the Start
Address Low Register (CR0D), it is possible to create a split display, as described earlier,
but with the top and bottom parts displaying different data. The top part will display
whatever data exists in the frame buffer starting at the address specified in the two start
address registers (CR0C and CR0D), while the bottom part will display whatever data
exists in the frame buffer starting at the first byte of the frame buffer.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MA4T85633 | C BAND, Si, NPN, RF SMALL SIGNAL TRANSISTOR |
| MA4T85600 | Si, RF POWER TRANSISTOR |
| MA4T85635 | C BAND, Si, NPN, RF SMALL SIGNAL TRANSISTOR |
| MAT-02NBC | 20 mA, 40 V, 2 CHANNEL, NPN, Si, SMALL SIGNAL TRANSISTOR |
| MAT-02NBCG | 20 mA, 40 V, 2 CHANNEL, NPN, Si, SMALL SIGNAL TRANSISTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M69032 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述: |
| M690SDM | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SIGE SINGLE FREQUENCY VCSO |
| M690SDM-R01 | 功能描述:時鐘合成器/抖動清除器 VCSO RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| M690SDM-R02 | 功能描述:時鐘合成器/抖動清除器 VCSO RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| M690SDM-R03 | 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
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