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參數資料
| 型號： | ISP1582 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Hi-Speed Universal Serial Bus peripheral controller |
| 中文描述： | 高速通用串行總線外設控制器 |
| 文件頁數： | 57/66頁 |
| 文件大小： | 325K |
| 代理商： | ISP1582 |
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Philips Semiconductors
ISP1582
Hi-Speed USB peripheral controller
Preliminary data
Rev. 03 — 25 August 2004
57 of 66
9397 750 13699
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
13.1 Register access timing
Table 85:
V
CC(I/O)
= V
CC
= 3.3 V; V
GND
= 0 V; T
amb
=
40
°
C to +85
°
C.
Symbol
Parameter
Reading
t
RLRH
RD_N LOW pulse width
t
AVRL
address set-up time before RD_N LOW
t
RHAX
address hold time after RD_N HIGH
t
RLDV
RD_N LOW to data valid delay
t
RHDZ
RD_N HIGH to data outputs three-state delay
t
RHSH
RD_N HIGH to CS_N HIGH delay
t
SLRL
CS_N LOW to RD_N LOW delay
Writing
t
WLWH
WR_N LOW pulse width
t
AVWL
address set-up time before WR_N LOW
t
WHAX
address hold time after WR_N HIGH
t
DVWH
data set-up time before WR_N HIGH
t
WHDZ
data hold time after WR_N HIGH
t
WHSH
WR_N HIGH to CS_N HIGH delay
t
SLWL
CS_N LOW to WR_N LOW delay
General
T
cy(RW)
read/write cycle time
Register access timing parameters: separate address and data buses
Min
Max
Unit
>t
RLDV
0
0
-
0
0
2
-
-
-
26
15
-
-
ns
ns
ns
ns
ns
ns
ns
15
0
0
11
5
0
2
-
-
-
-
-
-
-
ns
ns
ns
ns
ns
ns
ns
50
-
ns
Fig 19. Register access timing: separate address and data buses.
(write) DATA[15:0]
(read) DATA[15:0]
004aaa276
A[7:0]
tWHSH
tRHSH
tAVWL
tDVWH
tRHDZ
tAVRL
Tcy(RW)
tWHAX
tRHAX
tRLDV
tWHDZ
WR_N
CS_N
RD_N
tRLRH
tWLWH
tSLWL
tSLRL
相關PDF資料 |
PDF描述 |
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