AC and Timing Characteristics All specifications assume TC = 0°C to +85°C" />
參數(shù)資料
型號： ISL35822IK
廠商： Intersil
文件頁數(shù)： 60/75頁
文件大小： 0K
描述： IC CLOCK/DATA RECOVERY 192EBGA-B
標準包裝： 90
類型： 時鐘和數(shù)據(jù)恢復（CDR），多路復用器
PLL： 無
輸入： CML
輸出： CML，CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 8:8
差分 - 輸入:輸出： 是/是
頻率 - 最大： 3.1875Gbps
電源電壓： 1.425 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 192-EBGA
供應商設備封裝： 192-EBGA-B（17x17）
包裝： 托盤
63
AC and Timing Characteristics
All specifications assume TC = 0°C to +85°C, and VDDAC = VDDAV = VDD = VDDA = 1.5V ± 5% (for the Standard Device) or VDDAC = VDDAV = VDD
= VDDA = 1.35V ± 4%(for the Low Power Device), VDDPR between VDD and 2.5V, unless otherwise specified.
Note (1): System requirements are normally much more restrictive, typically ± 100 ppm. This specification refers to the full reference clock frequency range over which
the ISL35822 will operate.
Note (2): Single-ended peak-to-peak swing.
Note (1): Strictly the 1100 pattern causes a small additional non-random jitter, so that the true random jitter is slightly less than that shown.
Note (2): Parameter is guaranteed by design
Note (1): Jitter specifications include all but 10-12 of the jitter population.
Note (2): Near end driven by ISL35822 Tx without pre-emphasis.
Table 112. REFERENCE CLOCK REQUIREMENTS
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
FREF
Ref clock frequency range(1)
124.4
159.375
MHz
FREF
Ref clock frequency offset
-100
+100
ppm
TREFRF
Ref clock Rise and Fall Time
1.5
ns
DTCREF
Ref clock duty cycle
45
50
55
%
VREF
Ref Clock Voltage Swing(2)
300
1000
mV
VCM
Internal Common Mode Voltage
VDD/2
V
Table 113. TRANSMIT SERIAL DIFFERENTIAL OUTPUTS (SEE Figure 9, Figure 10 AND Figure 11)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
TCXnP/N and TXPxP/N output data rate
2.448
3.1875
Gbps
TDR
Differential Rise time (20%-80%)
60
110
130
ps
TDF
Differential Fall time (20%-80%)
60
110
130
ps
TDTOL
Differential Skew Tolerance
TBD
ps
TODS
Lane to Lane Differential Skew (2)
15
ps
Differential Output Impedance
100
Differential Return Loss (to 2.5GHz)
10
dB
TXRJ
Random Jitter (RMS, 1100 pattern)(1)
2.488Gbps
2
4.5
ps
3.125Gbps
2.5
4.5
ps
3.1875
TBD
ps
Total Jitter (RMS, PRBS7 pattern)
2.488Gbps
8
ps
3.125Gbps
6
8
ps
3.1875
8
ps
Table 114. RECEIVE SERIAL DIFFERENTIAL INPUT TIMING REQUIREMENTS (SEE Figure 11)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
RCXnP/N & RXPnP/N Input Data Rate
2.448
3.1875
Gbps
Input Rate deviation from Reference Clock
-200
+200
ppm
Bit Synchronization Time
2500
bits
Frequency Lock after Power-up
2
s
TDTOL
Input Differential Skew
75
ps
TDJ
Deterministic Jitter(1,2)
2.488Gbps
TBD
UI
3.125Gbps
0.7
UI
3.1875
TBD
UI
TJI
Total jitter tolerance
2.488Gbps
TBD
UI
3.125Gbps
0.88
UI
3.1875
TBD
UI
ISL35822
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