Note (1): The values may be overwritten by the Auto-Configure operation (See “Auto-Configuring Control Registers” on page 16 and Table 92 for d" />
參數(shù)資料
型號： ISL35822IK
廠商： Intersil
文件頁數(shù)： 32/75頁
文件大?。?/td> 0K
描述： IC CLOCK/DATA RECOVERY 192EBGA-B
標(biāo)準(zhǔn)包裝： 90
類型： 時鐘和數(shù)據(jù)恢復(fù)（CDR），多路復(fù)用器
PLL： 無
輸入： CML
輸出： CML，CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 8:8
差分 - 輸入:輸出： 是/是
頻率 - 最大： 3.1875Gbps
電源電壓： 1.425 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 192-EBGA
供應(yīng)商設(shè)備封裝： 192-EBGA-B（17x17）
包裝： 托盤
38
Note (1): The values may be overwritten by the Auto-Configure operation (See “Auto-Configuring Control Registers” on page 16 and Table 92 for details).
Note (1): ‘V’ is a version number. See “JTAG & AC-JTAG Operations” on page 53 for a note about the version number.
Note (2): For rows with “A”, the default value may be overwritten by the Auto-Configure operation (See “Auto-Configuring Control Registers” on page 16 and Table 92 for
details).
Note (3): Read value depends on status signal values. Value shown indicates ‘normal’ operation.
Note (4): The IEEE 802.3ae specification allows this to be all zeroes. A XENPAK (etc.) host can more readily determine where the NVR registers are if this value is zero.
Note (5): If IEEE 802.3ae (and default) setting for PCS Loopback, 180F’h. If PCS Loopback allowed, 1C0F’h. See Table 61 and Table 64.
Table 55. OPTICAL STATUS & CONTROL PIN POLARITY REGISTER
MDIO REGISTER ADDRESS = 1.49181 (1.C01D’h)
BIT
NAME
SETTING
DEFAULT(1)
R/W
DESCRIPTION
1.49181.15:7
Reserved
1.49181.6
OPRLOS[3:0]
1 = low -> LOS
0 = high -> LOS
0’b
R/W
Input polarity to 1.10 and enable Byte Synch in
LX4 mode
1.49181.5
TX_ENA[3:0]
1 = Active Low
0 = Active Hi
0’b
R/W
Polarity of TX_ENA outputs
1.49181.4
TX_ENC
0’b
R/W
Polarity of TX_ENC input
1.49181.3
OPRXOP
1 = Pin Low to trigger
LASI
0 = Pin High to trigger
LASI
0’b
R/W
Control Polarity of respective input pins which
will trigger LASI (if enabled)
1.49181.2
OPTTEMP
0’b
R/W
1.49181.1
OPTXLBC
0’b
R/W
1.49181.0
OPTXLOP
0’b
R/W
Table 56. MDIO PCS DEVAD 3 REGISTERS
PCS DEVICE 3 MDIO REGISTERS
ADDRESS
NAME
DESCRIPTION
DEFAULT
AC(2)
R/W
DETAILS
DEC
HEX
3.0
PCS Control 1
Reset, Enable loop back mode.
2040’h
R/W
3.1
PCS Status 1
PCS Fault, Link Status
0004’h (3)
RO LL
3.2:3
ID Code
Manufacturer and Device OUI
01839C6V’h
RO
See (1)
3.4
Speed Ability
10Gbps Ability
0001’h
RO
3.5
IEEE Devices
Devices in Package, Clause 22 capable
001A’h
RO
3.6
Vendor Devices
Vendor Specific Devices in Pkg
0000’h
RO
3.7
PCS Type
0001’h
RO
3.8
PCS Status 2
Device Present, Local Fault, Type Summary
8002’h (3)
RO
3.14:15
3.E:F
Package ID
Package OUI, etc.
00000000’h
RO
See (4)
3.24
3.18
PCS-X Status 3
See (5)
RO
3.25
3.19
PCS Test
0000’h
R/W
3.49152
3.C000
PCS Control 2
0F6F’h
A
R/W
3.49153
3.C001
PCS Control 3
PCS Control Register 3
0801’h
A
R/W
3.49154
3.C002
PCS ERROR
00FE’h
A
R/W
3.49155
3.C003
PCS IDLE
0007’h
A
R/W
3.49156
3.C004
0000’h
A
R/W
3.49159
3.C007
Test_Flags
Receive Path Test & Status Flags
0000’h
RO LH
3.49160
3.C008
Output Ctrl
Output Control and Test function
AAAA’h
R/W
3.49161
3.C009
Half Rate
Half rate clock mode enable
0000’h
R/W
3.49164
3.C00C
BIST Ctrl
BIST Control Register
0000’h
R/W
3.49165
3.49166
3.C00D
3.C00E
BIST Error
BIST ERROR Counter Registers
0000’h
RO/
RCNR
3.49167
3.C00F
Soft Reset
Reset (non MDIO)
0000’h
R/W SC
ISL35822
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PDF描述
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