參數(shù)資料
型號(hào)： IDT82P5088BBG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 66/81頁
文件大?。?/td> 0K
描述： IC LIU T1/E1/J1 OCTAL 256PBGA
標(biāo)準(zhǔn)包裝： 90
功能： 線路接口單元（LIU）
接口： E1，J1，T1
電路數(shù)： 8
電源電壓： 1.8V, 3.3V
功率（瓦特）： 2.57W
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-PBGA（17x17）
包裝： 托盤
包括： 集成式時(shí)鐘適配器
IDT82P5088
UNIVERSAL OCTAL T1/E1/J1 LIU WITH INTEGRATED CLOCK ADAPTER
TEST SPECIFICATIONS
69
February 5, 2009
6.8
Transmitter and Receiver Timing Characteristics
1.Relative to nominal frequency, MCLK= ± 32 ppm
2.RCLK duty cycle widths will vary depending on extent of received pulse jitter displacement. Maximum and minimum RCLK duty cycles are for worst case jitter conditions
(0.2UI displacement for E1 per ITU G.823).
3.For all digital outputs. C load = 15pF
Symbol
Parameter
Min
Typ
Max
Unit
OSCI frequency
E1:
T1/J1:
2.048 x N (N = 1, 2, 3, 4)
1.544 x N (N = 1, 2, 3, 4)
MHz
MCLK tolerance
-32
32
ppm
MCLK duty cycle
30
70
%
Transmit path
TCLK frequency
E1:
T1/J1:
2.048
1.544
MHz
TCLK tolerance
-50
+50
ppm
TCLK Duty Cycle
10
90
%
t1
Transmit Data Setup Time
40
ns
t2
Transmit Data Hold Time
40
ns
Delay time of THZ low to driver high impedance
10
us
Delay time of TCLK low to driver high impedance
75
U.I.
Receive path
Clock recovery capture
range 1
E1
± 80
ppm
T1/J1
± 180
RCLK duty cycle 2
40
50
60
%
t4
RCLK pulse width 2
E1:
T1/J1:
457
607
488
648
519
689
ns
t5
RCLK pulse width low time
E1:
T1/J1:
203
259
244
324
285
389
ns
t6
RCLK pulse width high time
E1:
T1/J1:
203
259
244
324
285
389
ns
Rise/fall time 3
20
ns
t7
Receive Data Setup Time
E1:
T1/J1:
200
244
324
ns
t8
Receive Data Hold Time
E1:
T1/J1:
200
244
324
ns
相關(guān)PDF資料
PDF描述
IDT82V2041EPPG IC LIU T1/J1/E1 1CH 44-TQFP
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