- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) PDF資料下載
參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數(shù)： | 9/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM Dual Bridge and Memory Controller
dbamc01LOF.fm.01
July 13, 2000
Page vii
List of Figures
Figure 1: System Level Block Diagram .......................................................................................... 3
Figure 2: Component Block Diagram ............................................................................................. 4
Figure 3: Internal Buffering and Data Flow .................................................................................... 5
Figure 4: Pinout .............................................................................................................................. 6
Figure 5: Pin Summary .................................................................................................................. 6
Figure 6: I/O Signal Diagram ....................................................................................................... 15
Figure 7: Register Map ................................................................................................................ 26
Figure 8: PCI Configuration Space .............................................................................................. 27
Figure 9: Memory Map ............................................................................................................... 139
Figure 10: CPU to PCI Addressing Model (PREP and FPHB Modes) ....................................... 140
Figure 11: Noncontiguous I/O Address Mode Enabled .............................................................. 141
Figure 12: PCI Master Address Forwarding Algorithm .............................................................. 143
Figure 13: PCI to System Memory Addressing Model (FPHB Mode) ........................................ 145
Figure 14: Device Endian Logic ................................................................................................. 147
Figure 15: PowerPC in Big Endian; Byte Swapping .................................................................. 148
Figure 16: Data Bus Byte Swap for Little Endian ....................................................................... 149
Figure 17: Data Gathering Algorithm ......................................................................................... 155
Figure 18: 60x Bus Configuration Cycle .................................................................................... 157
Figure 19: SDRAM Bank Configuration ..................................................................................... 164
Figure 20: DIMM Bank Configuration ......................................................................................... 165
Figure 21: Programming with Single Bank DIMMs .................................................................... 166
Figure 22: Programming with Dual Bank DIMMs ....................................................................... 166
Figure 23: SDRAM Subsystem Overview .................................................................................. 169
Figure 24: PCI Bus Bridge Configuration Address Map ............................................................. 179
Figure 25: PCI Memory Read State Diagram ............................................................................ 182
Figure 26: PCI Memory Write State Diagram ............................................................................ 183
Figure 28: External IDSEL Signal Logic for PCI-32 ................................................................... 185
Figure 29: PCI Lock State Diagram ........................................................................................... 186
Figure 30: Connection of Boot ROM and System I/O Registers (PD) to Device ....................... 191
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