- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) PDF資料下載
參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數(shù)： | 13/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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dbamc01_ch1.fm.01
July 13, 2000
IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
Page 1 of 208
1. General Information
1.1 Features
Up to 100 MHz PowerPC 60x 64-bit bus
Supports 100 MHz SDRAM including PC100
I/O for up to 2 MB 8-bit flash ROM
32-bit 33 MHz/64-bit 33-66 MHz async dual bus
Reads two external 32-bit registers
Pr*P-compliant design (bi-endian and t=0 only)
One-channel DMA controller
3.3 V
±
5%; 5 V-compliant I/O
-20 to 105
°
C junction temperature
Power dissipation 2.1 watts typical at 3.3 volts
CBGA package; 625 pins, 32x32mm
CMOS 5S6, 0.35
μ
m technology (9.0x9.05mm)
PLL to reduce on-chip system clock skew
JTAG controller (LSSD design)
60x Bus Interface
100 MHz external bus operation
Supports two-processor or L2 lookaside cache
Supports 604e or 750 PowerPC direct-attach
Dual 32-byte store back buffers
High bandwidth 2-way arbiter
Little Endian mode in 604e or 750 PowerPC
Supports SYNC/EIEIO ordering operations
Supports 60x bus configuration cycles
Supports time base enable pin for 604 PowerPC
Gathers data for contiguous PCI memory store
Multiprocessor bringup semaphore bits
Single load on all buses
Memory Controller
Up to 2 GB
2-way interleaved SDRAM with ECC
Supports 16, 64, 128, and 256 MB DRAMs
Programmable timing parameters
Up to 8 dual bank DIMM
Controls external MUX to reduce pin count
4-entry command queue; look ahead override
Three separate dual 32-byte load buffers
Supports 32-byte cache line reload
PCI-32 and PCI-64 Bus Bridges
Two independent PCI bus bridges with parking
PCI revision 2.1 compliant
Compliant with 5.0 V PCI signalling
Runs async logic to 60x and memory controller
Supports PCI-64 configuration accesses
Dual 32-byte buffers in each PCI bus bridge
Enhanced error detection and logging
Round-robin PCI arbiter
Supports slave fast back-to-back transfers
Coherency for DMA access to system memory
Supports full implementation of LOCK
Noncontiguous byte enable transfer to memory
Single load on all PCI signals
PCI-to-PCI transfers
1.2 Description
The IBM25CPC710AB3A100 is a highly integrated
host bridge device that interfaces a PowerPC 60x
bus with SDRAM-based system memory and two
PCI ports. It provides arbitration for one or two
processors and supports two levels of pipelining per
processor along with 64-byte buffers.
The device
’
s memory controller supports SDRAM,
allowing the memory to burst data on almost every
bus cycle at 100 MHz (1-2-1-1 after initial latency).
For system designs requiring high I/O bandwidth,
the device contains two PCI host bus bridges. One
bridge supports a standard 32-bit, 33 MHz PCI bus
for standard and native I/O. The other bridge
supports a 64-bit, 33-66 MHz PCI bus for high data
throughput applications such as graphics and high-
speed communications.
A DMA controller provides high speed capability for
large data transfers between memory and I/O.
Store-gathering enhances CPU-to-I/O performance.
.
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