- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口）) PDF資料下載
參數(shù)資料
| 型號(hào)： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM的存儲(chǔ)器的Power PC處理器60倍的PCI總線和兩個(gè)端口）） |
| 文件頁數(shù)： | 29/224頁 |
| 文件大小： | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
dbamc01_ch2.fm.01
July 13, 2000
Page 17 of 208
SYS_TSIZ[0:2]
I/O
Pull-up
Transfer Size.
Output signals and the TBST signal
: Indicate the data transfer size of
the operation. Device sets these signals to a value stored in the ATAS
register for the operations it initiates.
Input signals and the TBST signal
: For normal memory accesses,
indicate the data transfer size of the operation. For XferData instruc-
tions (eciwx and ecowx), they indicate the 4-bit Resource ID (RID) of
the XferData operation (TBST || TSIZ0-TSIZ2).
Transfer Burst.
Output signal and the TSIZ signals:
Indicate the data transfer size of
the operation. Device sets this signal according to the bit in the ATAS
register for operations it initiates.
Input signal:
For normal memory accesses, indicates a burst transfer
is in progress. For XferData instructions (eciwx and ecowx), the input
signal and the TSIZ signals indicate the 4-bit Resource ID (RID) of the
XferData operation (TBST || TSIZ0-TSIZ2).
Global.
Always asserted by device for transactions, it initiates to indicate all
devices on the 60x bus must snoop the transaction.
SYS_TBST
I/O
Pull-up
SYS_GBL
O
Tri-state
pull-up
Address Transfer Termination Signals
SYS_AACK
O
Address Acknowledge.
Indicates the address tenure is complete and the
ARTRY sampling window ends on the following bus cycle. Address bus and
transfer attribute signals must go to tri-state on the next bus cycle.
Address Retry.
Output
indicates device detects a condition that requires an address
tenure to be retried.
Input
: When asserted in response to a device cache operation, device
assumes the cache line is modified and/or present in a CPU or L2
cache. Device then retries the operation on the PCI bus and address
tenure is not rerun until the device on the PCI bus reruns its transfer.
The pre-charge logic is always signaled to initiate the pre-charge
sequence.
Shared.
Output
: Not applicable; Device only pre-charges the signal.
Input:
Instructs the pre-charge logic to initiate a pre-charge sequence.
L2 Hit:
Indicates an external slave has been addressed by the current master.
The device arbiter uses this signal to confirm positive selection of an address
tenure on the 60x bus. Not available with SDRAM memory.
SYS_ARTRY
I/O
SYS_SHD
I/O
Pull-up
SYS_L2_HIT
I
Pull-up
Data Bus Arbitration Signals
SYS_DBG0
SYS_DBG1
Data Transfer Signals
O
Data Bus Grant.
Indicates the device associated with this signal may, with the
proper qualification, assume mastership of the data bus.
SYS_DATA[0:63]
I/O
Pull-up
Data Bus.
Byte 0: D[0:7] - DH[0:7]
Byte 1: D[8:15] - DH[8:15]
Byte 2: D[16:23] - DH[16:23]
Byte 3: D[24:31] - DH[24:31]
Byte 4: D[32:39] - DL[0:7]
Byte 5: D[40:47] - DL[8:15]
Byte 6: D[48:55] - DL[16:23]
Byte 7: D[56:63] - DL[24:31]
Table 3: 60x Bus Interface Signals
(Page 2 of 3)
Signal Name
I/O
Type
Description
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