- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) PDF資料下載
參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數(shù)： | 162/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
Page 150 of 208
dbamc01_ch4.fm.01
July 13, 2000
4.5.2 Address Bus Pipelining
Pipelining is controlled by bits 0 and 1 of the 60x Arbitration Control register.
4.5.3 Arbiter Requirements
4.5.3.1 Internal ABB
All devices on the 60x bus must generate an internal ABB. Because the arbiter may grant the address bus to
a requesting device while another master is active, the requesting master must generate an ABB based on
SYS_TS and SYS_AACK. The current master does not provide an ABB.
4.5.3.2 Qualified SYS_BG Equation
Use the following equation to detect a qualified bus grant using positive logic:
QBG = SYS_BG + ABB + SYS_ARTRY
where ABB represents the interval between SYS_TS and SYS_AACK active
Note:
Bus Request (SYS_BR) need not be active to detect a qualified bus grant (parked case).
4.5.3.3 SYS_TS Assertion
All master devices must drive SYS_TS active in the cycle immediately following a qualified address bus.
Otherwise, the address tenure is aborted and another master is free to drive the address bus.
4.5.3.4 SYS_BR Negation
All master devices must negate SYS_BR for at least one bus cycle immediately after receiving a qualified bus
grant.
Bit
Description
0-1
‘
10
’
If enabled by software, the arbiter maintains up to a two level pipeline
per master
. The arbiter continues to
grant the address bus to a specific master until there are as many as three outstanding address tenures wait-
ing for a data bus tenure to complete or begin. Since the device supports two masters on the system bus, there
can be as many as six address tenures on the 60x system bus that have not completed or begun a data bus
tenure. The arbiter stops granting the address bus to a particular master after its third address tenure. The
device can also drive a seventh, address-only, tenure onto the bus to satisfy a DMA snoop operation.
The arbiter maintains a one level pipeline per master. The device stops granting the address bus to a master
after it has two outstanding address tenures waiting for a data bus tenure to complete . With two masters in the
system, there could be as many as four outstanding address tenures waiting for a data bus tenure to complete
or begin, and a fifth device generated address-only tenure.
Pipelining is completely disabled. Even with two masters in the system, there will only be one address tenure
waiting for a data tenure to complete.
Implemented to accommodate slave devices like an L2 lookaside that can only support one level pipeline
regardless of the number of masters on the 60x bus.
‘
01
‘
‘
00
’
‘
11
’
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