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參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲器控制器（連接帶同步動態(tài)RAM存儲器的Power PC 60x總線和兩個PCI端口）) |
| 中文描述： | IBM的雙橋和內存控制器（IBM的雙橋和存儲器控制器（連接帶同步動態(tài)RAM的存儲器的Power PC處理器60倍的PCI總線和兩個端口）） |
| 文件頁數(shù)： | 206/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
Page 194 of 208
dbamc01_ch5.fm.01
July 13, 2000
7.2.1 DMA Transfer Status Cache Line
The following table shows the definition of the 64-bit of status stored in main memory at the address defined
by the XWAR register. Only bits 32-63 of the second double-word of the Write Back Status cache line are
valid. All other bytes in the cache line must be ignored.
Table 40: DMA Transfer Status Cache Line Definition
Bit(s)
Description
Status Double-word 0
0-63
Reserved
Status Double-word 1
0-63
Undefined
Status Double-word 2
0-63
Undefined
Status Double-word 3
0-31
x
’
0000 0000
’
32 - 39
Poll Status Cache Line Valid Flag
x
’
00
’
- Initial value set by software. Indicates status cache line is not valid.
x
’
FF
’
- Written by hardware to indicate that the status cache line has been updated and is valid
40
Transfer Complete
0 - Transfer is not complete
1 - Transfer is complete
41
TLBSYNC Detected
0 - No TLBSYNC Detected
1 - TLBSYNC detected during DMA transfer Transfer
42
Reserved
43
Page Crossing Error
1 - Page Crossing detected during DMA transfer
44
Second DMA Transfer Halt
1 - DMA transfer operation in progress was halted due to start of second DMA transfer operation
45
Unaligned ecowx/eciwx Address
1 - Address associated with ECOWX/ECIWX is not word aligned
46
Unaligned Transfer Error
1 - Address alignment error
47
Address Increment Alignment Error
1 - Improper alignment of addresses when Address Increment bit is off
48
Invalid PCI Address
1- XPAR did not match any PCI extents
49 - 50
Reserved
51 - 63
Transfer Length
This field contains the number of bytes remaining when the transfer was completed or aborted
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