- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM25CPC710AB3A100 (IBM Microeletronics) IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口）) PDF資料下載
參數(shù)資料
| 型號： | IBM25CPC710AB3A100 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Dual Bridge and Memory Controller(IBM雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM存儲(chǔ)器的Power PC 60x總線和兩個(gè)PCI端口）) |
| 中文描述： | IBM的雙橋和內(nèi)存控制器（IBM的雙橋和存儲(chǔ)器控制器（連接帶同步動(dòng)態(tài)RAM的存儲(chǔ)器的Power PC處理器60倍的PCI總線和兩個(gè)端口）） |
| 文件頁數(shù)： | 30/224頁 |
| 文件大?。?/td> | 3278K |
| 代理商： | IBM25CPC710AB3A100 |
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IBM25CPC710AB3A100
IBM Dual Bridge and Memory Controller
Page 18 of 208
dbamc01_ch2.fm.01
July 13, 2000
SYS_DATAP[0:7]
I/O
Data Parity Bus.
Represents one bit of odd parity for each of the eight bytes of
the data bus. Odd parity means that an odd number of bits, including the parity
bit, are driven high. The signal assignments correspond to the following:
DP[0]:
D[0:7]
DP[1]:
D[8:15])
DP[2]:
D[16:23]
DP[3]:
D[24:31]
DP[4]:
D[32:39]
DP[5]:
D[40:47]
DP[6]:
D[48:55]
DP[7]:
D[56:63]
Data Transfer Termination Signals
SYS_TA
I/O
Pull-up
Transfer Acknowledge.
Output:
Indicates a single beat of data transfer between device and a
master on the 60x bus. For read transfers, indicates the data bus is
valid with read data and the master must latch it in. For writes, indicates
device has latched in write data from the data bus. Device asserts the
signal for each beat in a burst transfer.
Input:
Indicates a single beat of data transfer has occurred. The device
arbiter uses this signal and the address transfer attribute signals to
determine the end of the data bus tenure.
Transfer Error Acknowledge.
Output:
Indicates device has detected an error condition and that a
machine check exception is desired. Assertion of this signal terminates
the current data bus tenure. Device can be set up to transform any
SYS_TEA to normal SYS_TA with machine check condition signaling
on SYS_MACHK0 or SYS_MACHK1.
Input:
Informs the device
’
s 60x bus arbiter that the current data bus
tenure has been terminated.
SYS_TEA
I/O
Pull-up
Miscellaneous Signals
SYS_MACHK0
SYS_MACHK1
O
Machine Check.
Indicates the device has detected an error condition and a
machine check exception is desired.
CHKSTOP
O
Open Drain
Checkstop.
Indicates the device has detected a non-recoverable error condi-
tion and has entered checkstop state.
Hard Reset [0:1].
Indicates the device or card associated with this signal must
initiate a complete hard reset. All outputs should be released to tri-state. Dura-
tion of reset, except for device hardware system reset, is controlled by soft-
ware.
Soft Reset [0:1].
Indicates the processor connected to this signal will take a
reset exception. Occurs following a write to the CPU soft reset register (SRST)
that has the appropriate bit set.
Timebase Enable.
Indicates the processor time bases should continue count-
ing. Reflects bit 12 of the UCTL[12] register
’
x FF00 1000
’
.
System Reset
Interrupt.
Interrupt generated after writing a
’
1
’
in the IT_ADD_SET interrupt
register. This interrupt can be used by an external interrupt controller. The writ-
ing can be made from the CPU in configuration mode or from the PCI-64 bus.
Only the PowerPC CPU can reset the interrupt by writing a
‘
1
’
in the
IT_ADD_RESET interrupt reset register.
Interrupt.
Indicates the end of the DMA data transfer. Corresponds to assertion
of bit 4 in the GSCR status register.
SYS_HRESET0
SYS_HRESET1
O
SYS_SRESET0
SYS_SRESET1
O
SYS_TBE
O
POWERGOOD
I
Pull-up
INT1
O
INT2
O
GPIO0
GPIO1
I/O
I/O.
General purpose I/O signals.
DLK
O
Deadlock.
Asserted when processor range of address is out of the non-dead-
lock zone. An address SYS_ARTRY is sent to the PowerPC when DLK is set.
Deadlock Disable.
Disables deadlock address range checking.
NODLK
I
Table 3: 60x Bus Interface Signals
(Page 3 of 3)
Signal Name
I/O
Type
Description
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