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參數(shù)資料
| 型號(hào)： | HD6423130XXXTF |
| 英文描述： | 32-Bit Microcontroller |
| 中文描述： | 32位微控制器 |
| 文件頁(yè)數(shù)： | 476/891頁(yè) |
| 文件大?。?/td> | 3213K |
| 代理商： | HD6423130XXXTF |
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509
17.2
Register Descriptions
17.2.1
System Control Register (SYSCR)
Bit
Initial value
Read/Write
7
CS2E
0
R/W
6
IOSE
0
R/W
5
INTM1
0
R
4
INTM0
0
R/W
3
XRST
1
R
0
RAME
1
R/W
2
NMIEG
0
R/W
1
HIE
0
R/W
SYSCR is an 8-bit readable/writable register which controls H8S/2138 Series chip operations. Of
the host interface registers, HICR, IDR1, ODR1, STR1, IDR2, ODR2, and STR2 can only be
accessed when the HIE bit is set to 1. The host interface
&6 and (&6 pins are controlled by
the CS2E bit in SYSCR and the FGA20E bit in HICR. See section 3.2.2, System Control
Register (SYSCR), and section 5.2.1, System Control Register (SYSCR), for information on
other SYSCR bits. SYSCR is initialized to H'09 by a reset and in hardware standby mode.
Bit 7—CS2 Enable Bit (CS2E): Used together with the FGA20E bit in HICR to select the pin
that performs the
&6 function.
SYSCR
Bit 7
HICR
Bit 0
CS2E
FGA20E
Description
00
&6 pin function halted (&6 fixed high internally)
(Initial value)
1
10
&6 pin function selected for P81/&6 pin
1
&6 pin function selected for P90/(&6 pin
Bit 1—Host Interface Enable (HIE): Enables or disables CPU access to the host interface
registers. When enabled, the host interface registers (HICR, IDR1, ODR1, STR1, IDR2, ODR2,
and STR2) can be accessed.
Bit 1
HIE
Description
0
Host interface register (HICR, IDR1, ODR1, STR1, IDR2, ODR2, STR2), CPU
access is disabled
(Initial value)
1
Host interface register (HICR, IDR1, ODR1, STR1, IDR2, ODR2, STR2), CPU
access is enabled
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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