參數(shù)資料
型號： GCIXF440ACT
英文描述： Controller Miscellaneous - Datasheet Reference
中文描述： 控制器雜項-數(shù)據(jù)表參考
文件頁數(shù)： 110/128頁
文件大?。?/td> 1262K
代理商： GCIXF440ACT
Intel
IXF1002 Dual Port Gigabit Ethernet Controller
110
Datasheet
8.7.2.2
Write Timing
Figure 47
shows the CPU port write timing diagram.
8.7.2.3
Timing Parameters
Table 24
lists the CPU bus clock timing parameters.
Figure 47. CPU Port Write Timing Diagram
A4951-01
Tcas
Tcwl
Tcdws
Tcdwd
Tcyd
Tcdwh
Tcwh
Tcah
cadd[9:0]
cps
cs_l
cwr_l
cdat[15:0]
crdy_l
Table 24. Timing Parameters
Symbol
Parameter
Minimum
Maximum
Tcas
cadd<9:0>, cps, cs_l setup time
10 ns
—
Tcah
cadd<9:0>, cps, cs_l hold time
10 ns
—
Tcrr
crdy_l assertion to crd_l deassertion
10 ns
—
Tcrh
crd_l high width
3
×
TC
1
1. TC is the IX Bus clock cycle time.
—
Tcdrs
cdat<15:0> to crdy_l setup time
10 ns
—
Tcdrh
crd_l to cdat<15:0> hold time
TC
4
×
TC
Tcdrd
Read cdat<15:0> driving delay
3
×
TC
15
×
TC
Tci
crd_l to cint_l clear delay
—
6
×
TC
Tcwl
cwr_l width
5
×
TC
—
Tcwh
crdy_l to cwr_l hold time
2
×
TC
—
Tcdws
cdat<15:0> to cwr_l setup time
10 ns
—
Tcdwh
crdy_l to cdat<15:0> hold time
10 ns
—
Tcdwd
Write cdat<15:0> latching delay
1
×
TC
4
×
TC
Tcyd
crdy_l width in write cycle
3
×
TC
5
×
TC
Trtw
Read crdy_l deassertion to cwr_l assertion
4
×
TC
—
Twtr
Write crdy_l deassertion to crd_l assertion
4
×
TC
—
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