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參數(shù)資料
| 型號(hào)： | EVAL-ADV739XFEZ |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 91/108頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR ADV739XFEZ |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Advantiv® |
| 主要目的： | 視頻，視頻處理 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | ADV7403 |
| 主要屬性： | NTSC/PAL 數(shù)字視頻解碼器 |
| 次要屬性： | 前端板，用于 ADV7390、ADV7391、ADV7392 和 ADV7393 編碼器背端板 |
| 已供物品： | 板 |
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Data Sheet
ADV7390/ADV7391/ADV7392/ADV7393
Rev. G | Page 83 of 108
Figure 111. SD Timing Mode 2, Slave Option, NTSC
Figure 112. SD Timing Mode 2, Slave Option, PAL
Mode 2—Master Option (Subaddress 0x8A = X X X X X 1 0 1)
In this mode, the ADV739x can generate horizontal and vertical synchronization signals. A coincident low transition of both HSYNC
and VSYNC inputs indicates the start of an odd field. A VSYNC low transition when HSYNC is high indicates the start of an even field.
The ADV739x automatically blanks all normally blank lines as required by the CCIR-624 standard. HSYNC and VSYNC are output on
the HSYNC and VSYNC pins, respectively.
Figure 113. SD Timing Mode 2, Even-to-Odd Field Transition (Master/Slave)
522
523
524
525
9
10
11
20
21
22
DISPLAY
VERTICAL BLANK
ODD FIELD
EVEN FIELD
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
283
284
285
ODD FIELD
EVEN FIELD
DISPLAY
VERTICAL BLANK
5
7
6
4
3
2
1
8
HSYNC
VSYNC
HSYNC
VSYNC
06234-
109
622
623
624
625
21
22
23
DISPLAY
VERTICAL BLANK
ODD FIELD
EVEN FIELD
DISPLAY
309
310
311
312
313
314
315
316
317
318
319
334
335
336
DISPLAY
VERTICAL BLANK
ODD FIELD
EVEN FIELD
DISPLAY
320
7
6
5
4
3
2
1
HSYNC
VSYNC
HSYNC
VSYNC
06234-
110
Cb
Y
PIXEL
DATA
HSYNC
VSYNC
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
Y
Cr
06234-
111
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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