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參數(shù)資料
| 型號： | DS34S132GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 4/194頁 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 電路數(shù)： | 1 |
| 電源電壓： | 1.8V, 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 676-BGA |
| 供應(yīng)商設(shè)備封裝： | 676-PBGA（27x27） |
| 包裝： | 管件 |
| 其它名稱： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
101 of 194
B. Field
Name
Addr (A:)
Bit [x:y] Type
Description
CWCDIE
[7:0]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G0SRL[z] = 1 and B.G0SRIE[z] = 1, forces G.GSR5[0] = 1.
G1SRIE. A:0184h
Group 1 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[15:8]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G1SRL[z] = 1 and B.G1SRIE[z] = 1, forces G.GSR5[1] = 1.
G2SRIE. A:0188h
Group 2 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[23:16]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G2SRL[z] = 1 and B.G2SRIE[z] = 1, forces G.GSR5[2] = 1.
G3SRIE. A:018Ch
Group 3 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[31:24]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G3SRL[z] = 1 and B.G3SRIE[z] = 1, forces G.GSR5[3] = 1.
G4SRIE. A:0190h
Group 4 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[39:32]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G4SRL[z] = 1 and B.G4SRIE[z] = 1, forces G.GSR5[4] = 1.
G5SRIE. A:0194h
Group 5 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[47:40]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G5SRL[z] = 1 and B.G5SRIE[z] = 1, forces G.GSR5[5] = 1.
G6SRIE. A:0198h
Group 6 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[55:48]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G6SRL[z] = 1 and B.G6SRIE[z] = 1, forces G.GSR5[6] = 1.
G7SRIE. A:019Ch
Group 7 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[63:56]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G7SRL[z] = 1 and B.G7SRIE[z] = 1, forces G.GSR5[7] = 1.
G8SRIE. A:01A0h
Group 8 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[71:64]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G8SRL[z] = 1 and B.G8SRIE[z] = 1, forces G.GSR5[8] = 1.
G9SRIE. A:01A4h
Group 9 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[79:72]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G9SRL[z] = 1 and B.G9SRIE[z] = 1, forces G.GSR5[9] = 1.
G10SRIE. A:01A8h
Group 10 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
CWCDIE
[87:80]
[7:0] rwc-_-i3
Control Word Change Detect Interrupt Enable. For z = 0 to 7, the combination
of B.G10SRL[z] = 1 and B.G10SRIE[z] = 1, forces G.GSR5[10] = 1.
G11SRIE. A:01ACh
Group 11 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
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