19-4750; Rev 1; 07/11 72 of 194 be high impedance or logic 1 using G.GCR" />
參數(shù)資料
型號(hào)： DS34S132GN+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 165/194頁(yè)
文件大?。?/td> 0K
描述： IC TDM OVER PACKET 676-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 40
功能： TDM-over-Packet（TDMoP）
接口： TDMoP
電路數(shù)： 1
電源電壓： 1.8V, 3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-PBGA（27x27）
包裝： 管件
其它名稱： 90-34S13+2N0
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)當(dāng)前第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)
DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
72 of 194
be high impedance or logic 1 using G.GCR1.IIM. Table 9-18 identifies the interrupt functions and how they relate to
each other.
Table 9-18. Interrupt Hierarchy
Monitor Function
Level 3 Interrupt Condition Registers
Level 2 Group Registers
Level 1 – Global Register bits
G.GSR1 Interrupts
Status
Latched Status Interrupt Enable Status
Latched Status G.GSR1 Status G.GSRIE Enable
Ethernet Port BERT
EB.BSR
EB.BSRL
EB.BSRIE
NA
EBS
EBIE
TDM Port BERT
DB.BSR
DB.BSRL
DB.BSRIE
NA
DBS
DBIE
TXP packet CAS
NA
G.GSR2
G.GSRIE2
NA
PTCS
PTCIE
Xmt TDM Port CAS
NA
G.GSR3
G.GSRIE3
NA
PRCS
PRCIE
Ethernet MAC
NA
M.IRQ_STATUS M.IRQ_ENABLE
M.IRQ_DISABLE
NA
MIRS
MIRIE
Clock Recovery Engines
(note 1)
CRHS
CRHIE
Control Word
NA
B.GxSRL
B.GxSRIE
G.GSR5 NA
BS
BIE
Jitter Buffer Underrun
NA
JB.GxSRL
JB.GxSRIE
G.GSR6 NA
JBS
JBIE
Underrun/ Frame Align
NA
G.PTSRL
G.PTSRIE
NA
G.GSR4
PS
PIE
Overrun/ Frame Align
NA
G.PRSRL
G.PRSRIE
Packet Classifier
NA
PC.SRL
PC.SRIE
NA
PCS
PCIE
SDRAM Queue Error
NA
EMI.BMSRL
EMI.BMSRIE
NA
EMIS
EMIIE
TXP CPU FIFO & Queue EMA.WSR1 EMA.WSRL1
EMA.WSRIE1
NA
EMAWS
EMAWIE
RXP CPU FIFO & Queue EMA.RSR1 EMA.RSRL1
EMA.RSRIE1
NA
EMARS
EMARIE
G.TIPSRL Interrupts
Status
Latched Status Interrupt Enable Status
Latched Status G.TPISRL
G.TPISRIE
High Priority Overflow
NA
HPQOSL
HPQOSIE
Low Priority Overflow
NA
LPQOSL
LPQOSIE
Notes: 1 The Clock Recovery Engine interrupts are specified by the DSP firmware load (not included here).
Figure 9-32 depicts the interrupt hierarchy using an example “Monitor Function A” (e.g. Monitor Function “A” = “Rcv
TDM Port CAS Change”). The “[x:y]” notation means “[Group:Member]”. Some Monitor Functions have only one
“group” so the Level 3 “OR” output would be connected directly to the Level 1 “AND” input (the Level 2 Status is
“NA = Not Applicable” and there is no Level 2 OR gate). Some of the Status signals are latched (Latched Status)
and others are not as indicated in Table 9-18. When a Status is provided, but without a “Latched Status” signal, the
non-latched, Status bypasses the “l(fā)atch” function in Figure 9-32. In this case the Status connects directly to the
next logic element (OR gate or AND gate) in the interrupt hierarchy (e.g. the Level 2, G.GSR5 Status register bits
are ORed together bypassing the latch function in the diagram). The G.TIPSRL interrupts are not driven by any
lower level conditions. All G.TIPSRL conditions are Latched Status and connect directly to the Level 1 “OR”.
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