19-4750; Rev 1; 07/11 71 of 194 Figure 9-30. MPC8313, Non-multiplexed Bus Interface MPC8313 DS34S132 IRQn" />
參數(shù)資料
型號(hào)： DS34S132GN+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 164/194頁(yè)
文件大小： 0K
描述： IC TDM OVER PACKET 676-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 40
功能： TDM-over-Packet（TDMoP）
接口： TDMoP
電路數(shù)： 1
電源電壓： 1.8V, 3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-PBGA（27x27）
包裝： 管件
其它名稱： 90-34S13+2N0
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
71 of 194
Figure 9-30. MPC8313, Non-multiplexed Bus Interface
MPC8313
DS34S132
IRQn
LCSn
LA[18]
LA[24]
LA[23]
LA[22]
LA[21]
LA[20]
LA[19]
LAD[6]
LAD[5]
LAD[4]
LAD[3]
LAD[2]
LAD[1]
LAD[0]
LAD[9]
LAD[8]
LAD[7]
LAD[15]
LAD[14]
LAD[13]
LAD[12]
LAD[11]
LAD[10]
LCLK
LGTA
LBCTL
LA[17]
LA[16]
LA[15]
LA[14]
LA[13]
LA[12]
VDD33
VSS
SYSCLK
PTA_N
PRW
PCS_N
PINT_N
PA[13]
PA[5]
PA[6]
PA[7]
PA[8]
PA[9]
PA[10]
PA[11]
PA[12]
PA[2]
PA[3]
PA[4]
PD[13]
PD[5]
PD[6]
PD[7]
PD[8]
PD[9]
PD[10]
PD[11]
PD[12]
PD[3]
PD[4]
PD[14]
PD[15]
PD[2]
PD[0]
PD[1]
PA[1]
PTA_CTRL
PWRCTRL
PALE
PWIDTH
PD[31:16]
Not
used
Figure 9-31. MPC8313, Multiplexed Bus Interface
MPC8313
DS34S132
IRQn
LCSn
LA[18]
LA[24]
LA[23]
LA[22]
LA[21]
LA[20]
LA[19]
LAD[6]
LAD[5]
LAD[4]
LAD[3]
LAD[2]
LAD[1]
LAD[0]
LAD[9]
LAD[8]
LAD[7]
LAD[15]
LAD[14]
LAD[13]
LAD[12]
LAD[11]
LAD[10]
LCLK
LGTA
LBCTL
LA[17]
LA[16]
VSS
LALE
Not
used
SYSCLK
PTA_N
PRW
PCS_N
PINT_N
PA[13]
PA[5]
PA[6]
PA[7]
PA[8]
PA[9]
PA[10]
PA[11]
PA[12]
PA[2]
PA[3]
PA[4]
PD[13]
PD[5]
PD[6]
PD[7]
PD[8]
PD[9]
PD[10]
PD[11]
PD[12]
PD[3]
PD[4]
PD[14]
PD[15]
PD[2]
PD[0]
PD[1]
PA[1]
PTA_CTRL
PWRCTRL
PALE
PWIDTH
PD[31:16]
9.6.5 Interrupt Hierarchy
The S132 includes a 3-level hierarchical interrupt system for interrupting the CPU. There are more than 700
conditions that can generate an interrupt on PINT_N. The 3-level hierarchy enables the CPU to discover any active
interrupt condition with no more than 3 register reads.
The Level 3 Latched Status registers are the lowest level registers in the hierarchy and indicate when an interrupt
condition has been detected. The latched bits insure that the CPU does not “miss” transient interrupt conditions.
Real-time Status Register indications are also provided for some of the Level 3 Interrupt Conditions.
The Level 2 Status registers (G.GSR4, G.GSR5 and G.GSR6) are used to combine 640 latched active Level 3
interrupt conditions into Level 2 group status indications. The Level 3 registers that are combined are B.GxSRL,
JB.GxSRL, G.PTSRL and G.PRSRL. Each Level 2 bit indicates if any of its “group member” (Level 3 Latched
register) bits are enabled and are indicating an active interrupt event has been detected.
The Level 1 Interrupt register, G.GSR1, combines the remaining Level 3 Latched register indications with the Level
2 group status indications so that that the CPU can read one register (G.GSR1) to monitor all latched, active Level
3 interrupt conditions. These Level 1 and Level 2 register bits are real-time (non-latched) bits to indicate when any
enabled Level 3 latched interrupt condition is active.
The Level 1 interrupt register, G.TPISRL, provides latched indications for each of its interrupt conditions. There are
no Level 3 or Level 2 registers associated with these interrupt conditions.
One Interrupt Enable bit is provided for each of the latched interrupt register bits and for each of the Level 1, real-
time G.GSR1 register indications so that any number or combination of the interrupt conditions can be disabled
from generating an interrupt toward the CPU. When any latched register bit indicates that an active interrupt was
detected (1), that latched bit is enabled, and its associated Level 1 register bit is enabled, the S132 will generate an
active Interrupt signal (0) toward the CPU on PINT_N. The inactive state for PINT_N signal can be programmed to
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