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參數(shù)資料
| 型號： | DS34S132GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 180/194頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 電路數(shù)： | 1 |
| 電源電壓： | 1.8V, 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 676-BGA |
| 供應(yīng)商設(shè)備封裝： | 676-PBGA（27x27） |
| 包裝： | 管件 |
| 其它名稱： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
86 of 194
G. Field
Name
Addr (A:)
Bit [x:y] Type
Description
ECCR2.
A:0014h
Ethernet Conditioning Configuration Register 2. Default: 0x00.00.00.00
ECOE
[31:24] rwc-_-_
Ethernet Conditioning Octet E. TXP Ethernet Conditioning Octet E
ECOF
[23:16] rwc-_-_
Ethernet Conditioning Octet F. TXP Ethernet Conditioning Octet F
ECOG
[15:8] rwc-_-_
Ethernet Conditioning Octet G. TXP Ethernet Conditioning Octet G
ECOH
[7:0] rwc-_-_
Ethernet Conditioning Octet H. TXP Ethernet Conditioning Octet H
TCCR1.
A:0018h
TDM Conditioning Configuration Register 1. Default: 0x00.00.00.00
TCOA
[31:24] rwc-_-_
TDM Conditioning Octet A. RXP TDM Conditioning Octet A.
TCOB
[23:16] rwc-_-_
TDM Conditioning Octet B. RXP TDM Conditioning Octet B
TCOC
[15:8] rwc-_-_
TDM Conditioning Octet C. RXP TDM Conditioning Octet C
TCOD
[7:0] rwc-_-_
TDM Conditioning Octet D. RXP TDM Conditioning Octet D
TCCR2.
A:001Ch
TDM Conditioning Configuration Register 2. Default: 0x00.00.00.00
ETCOE
[31:24] rwc-_-_
TDM Conditioning Octet E. RXP TDM Conditioning Octet E
TCOF
[23:16] rwc-_-_
TDM Conditioning Octet F. RXP TDM Conditioning Octet F
TCOG
[15:8] rwc-_-_
TDM Conditioning Octet G. RXP TDM Conditioning Octet G
TCOH
[7:0] rwc-_-_
TDM Conditioning Octet H. RXP TDM Conditioning Octet H
10.3.1.2 Global Status Registers (G.)
Table 10-4. Global Status Registers (G.)
G. Field
Name
Addr (A:)
Bit [x:y] Type
Description
GSR1.
A:0030h
Global Status Register 1. Default: 0x00.00.00.00
RSVD
[31:18]
Reserved.
EBS
[17] ros-_-i1
Encap (Ethernet) BERT Status = “1” indicates one or more Packet BERT Status
Latch bits = “1” (EB.BSRL) and are enabled (EB.BSIE). The combination of EBS =
1 and G.GSRIE1.EBIE = 1 forces an interrupt on INT_N.
DBS
[16] ros-_-i1
Decap (TDM Port) BERT Status = “1” indicates one or more TDM BERT Status
Latch bits = “1” (DB.BSRL) and are enabled (DB.BSIE). The combination of DBS
= 1 and G.GSRIE1.DBIE = 1 forces an interrupt on INT_N.
PTCS
[15] ros-_-i1
Port Transmit CAS Status = “1” indicates one or more Transmit (RXP) CAS
Status Latch bits = “1” (G.GSR2) and are enabled (G.GSRIE2). The combination
of PTCS = 1 and G.GSRIE1.PTCIE = 1 forces an interrupt on INT_N.
PRCS
[14] ros-_-i1
Port Receive CAS Status = “1” indicates one or more Receive (TXP) CAS Status
Latch bits = “1” (G.GSR3) and are enabled (G.GSRIE3). The combination of
PRCS = 1 and G.GSRIE1.PRCIE = 1 forces an interrupt on INT_N.
MIRS
[13] ros-_-i1
MAC Interrupt Register Status = “1” indicates one or more M.IRQ_STATUS
Status Latch bits = “1” and are enabled (M.IRQ_ENABLE and M.IRQ_DISABLE).
The combination of MIRS = 1 and G.GSRIE1.MIRIE = 1 forces an interrupt on
INT_N.
CRHS
[12:8] ros-_-i1
Clock Recovery Hardware Status = “1” indicates one or more Clock Recovery
Engine Status Latch bits = “1” (the Clock Recovery Status is defined by the DSP
Firmware load). The combination of any CRHS[x] = 1 (x = 8 to 12) and
G.GSRIE1.CRHIE[x] = 1 forces an interrupt on INT_N.
BS
[7] ros-_-i1
Bundle Status = “1” indicates one or more Group Bundle Status bits are “1”
(G.GSR5). The combination of BS = 1 and G.GSRIE1.BIE = 1 forces an interrupt
on INT_N.
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