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參數(shù)資料
| 型號(hào)： | DS26303LN-75+A3 |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 39/101頁 |
| 文件大小： | 0K |
| 描述： | IC LIU E1/T1/J1 3.3V 144-ELQFP |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 線路接口裝置（LIU） |
| 驅(qū)動(dòng)器/接收器數(shù)： | 8/8 |
| 規(guī)程： | T1/E1/J1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 144-LQFP 裸露焊盤 |
| 包裝： | 托盤 |
| 其它名稱： | 90-26303+7N3 |
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DS26303: 3.3V, T1/E1/J1, Short-Haul, Octal Line Interface Unit
42 of 101
Register Name:
MC
Register Description:
Master Clock Select Register
Register Address:
06h
Bit #
7
6
5
4
3
2
1
0
Name
—
PCLKI
TECLKE
CLKAE
MPS1
MPS0
FREQS
PLLE
Default
0
Bit 6: PLL Clock Input (PCLKI).
This bit selects the input into to the PLL.
0 = MCLK is used.
1 = RCLK[1:8] is used based on the selection in register CCR.
Bit 5: T1/E1 Clock Enable (TECLKE).
When this bit is set the TECLK output is enabled. If not set TECLK is
disabled and the TECLK output is an RLOS output. TECLK requires PLLE to be set for correct functionality.
Bit 4: Clock A Enable (CLKAE).
When this bit is set the CLKA output is enabled. If not set, CLKA is disabled to tri-
state. CLKA requires PLLE to be set for correct functionality.
Bits 3 and 2: Master Period Select [1:0] (MPS[1:0]).
These bits select the external MCLK frequency for the
DS26303. See Table 5-13 for details.
Bit 1: Frequency Select (FREQS).
In conjunction with MPS[1:0], this bit selects the external MCLK frequency for
the DS26303. If this bit is set, the external master clock can be 1.544MHz or a multiple thereof. If reset, the
external master clock can be 2.048MHz or a multiple thereof. See Table 5-13 for details.
Bit 0: Phase Lock Loop Enable (PLLE).
When this bit is set the phase lock loop is enabled. If reset, MCLK is the
applied input clock.
Table 5-13. MCLK Selections
PLLE
MPS1, MPS0
MCLK
(MHz/±50ppm)
FREQS
MODE
0
xx
1.544
x
T1
0
xx
2.048
x
E1
1
00
1.544
1
T1/J1 or E1
1
01
3.088
1
T1/J1 or E1
1
10
6.176
1
T1/J1 or E1
1
11
12.352
1
T1/J1 or E1
1
00
2.048
0
T1/J1 or E1
1
01
4.096
0
T1/J1 or E1
1
10
8.192
0
T1/J1 or E1
1
11
16.384
0
T1/J1 or E1
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