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參數(shù)資料
| 型號： | AT32AP7002-CTUT |
| 廠商： | Atmel |
| 文件頁數(shù)： | 6/83頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT AVR32 196-CBGA |
| 產(chǎn)品培訓模塊： | MCU Product Line Introduction |
| 標準包裝： | 945 |
| 系列： | AVR®32 AP7 |
| 核心處理器： | AVR |
| 芯體尺寸： | 32-位 |
| 速度： | 150MHz |
| 連通性： | EBI/EMI，I²C，MMC，PS2，SPI，SSC，UART/USART，USB |
| 外圍設備： | AC'97，DMA，I²S，LCD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 85 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.65 V ~ 1.95 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | D/A 2x16b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 196-CBGA |
| 包裝： | 托盤 |
| 配用： | ATAVRONEKIT-ND - KIT AVR/AVR32 DEBUGGER/PROGRMMR ATNGW100-ND - KIT AVR32 NETWORK GATEWAY ATSTK1000-ND - KIT STARTER FOR AVR32AP7000 |
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32054F–AVR32–09/09
AT32AP7002
Configurable coefficients with flexible fixed-point representation.
4.0.3
Debug and Test system
IEEE1149.1 compliant JTAG and boundary scan
Direct memory access and programming capabilities through JTAG interface
Extensive On-Chip Debug features in compliance with IEEE-ISTO 5001-2003 (Nexus 2.0) Class 3
Auxiliary port for high-speed trace information
Hardware support for 6 Program and 2 data breakpoints
Unlimited number of software breakpoints supported
Advanced Program, Data, Ownership, and Watchpoint trace supported
4.0.4
DMA Controller
2 HSB Master Interfaces
3 Channels
Software and Hardware Handshaking Interfaces
– 11 Hardware Handshaking Interfaces
Memory/Non-Memory Peripherals to Memory/Non-Memory Peripherals Transfer
Single-block DMA Transfer
Multi-block DMA Transfer
– Linked Lists
– Auto-Reloading
– Contiguous Blocks
DMA Controller is Always the Flow Controller
Additional Features
– Scatter and Gather Operations
– Channel Locking
– Bus Locking
– FIFO Mode
– Pseudo Fly-by Operation
4.0.5
Peripheral DMA Controller
Transfers from/to peripheral to/from any memory space without intervention of the processor.
Next Pointer Support, forbids strong real-time constraints on buffer management.
Eighteen channels
– Two for each USART
– Two for each Serial Synchronous Controller
– Two for each Serial Peripheral Interface
4.0.6
Bus system
HSB bus matrix with 10 Masters and 8 Slaves handled
– Handles Requests from the CPU Icache, CPU Dcache, HSB bridge, HISI, USB 2.0 Controller,
LCD Controller, DMA Controller 0, DMA Controller 1, and to internal SRAM 0, internal SRAM 1,
PB A, PB B, EBI and, USB.
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