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參數(shù)資料
| 型號(hào)： | ADSP-21267 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Preliminary Technical Data |
| 中文描述： | 初步技術(shù)數(shù)據(jù) |
| 文件頁(yè)數(shù)： | 24/44頁(yè) |
| 文件大?。?/td> | 454K |
| 代理商： | ADSP-21267 |
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Rev. PrA
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January 2004
ADSP-21267
PRELIMINARY TECHNICAL DATA
Memory Read–Parallel Port
Use these specifications for asynchronous interfacing to memo-
ries (and memory-mapped peripherals) when the ADSP-21267
is accessing external memory space.
Table 18. 8-Bit Memory Read Cycle
Parameter
Timing Requirements
t
DRS
t
DRH
t
DAD
Min
Max
Unit
Address/Data [7:0] Setup Before RD High
Address/Data [7:0] Hold After RD High
Address [15:8] to Data Valid
3.3
0
ns
ns
ns
D + 0.5 x t
CCLK
– 3.5
Switching Characteristics
t
ALEW
t
ALERW
t
ADAS
t
ADAH
t
ALEHZ
t
RW
t
ADRH
D = (Data Cycle Duration) x t
CCLK
H= t
CCLK
(if a hold cycle is specified, else H = 0)
ALE Pulse Width
ALE Deasserted to Read/Write Asserted
Address/Data [15:0] Setup Before ALE Deasserted
1
Address/Data [15:0] Hold After ALE Deasserted
1
ALE Deasserted
1
to Address/Data[7:0] In High Z
RD Pulse Width
Address/Data [15:8] Hold After RD High
2 x t
CCLK
– 2
1 x t
CCLK
– 1
2.5 x t
CCLK
– 2.0
0.5 x t
CCLK
– 0.8
0.5 x t
CCLK
– 0.8
D – 2
0.5 x t
CCLK
– 1 + H
ns
ns
ns
ns
ns
ns
ns
0.5 x t
CCLK
+ 3.0
1
On reset, ALE is an active high cycle. However, it can be reconfigured by software to be active low.
Figure 17. Read Cycle For 8-bit Memory Timing
VALID DATA
AD[15:8
]
VALID ADDRESS
VALID ADDRESS
t
ADAS
VALID ADDRESS
AD[7:0]
t
ALEW
ALE
RD
t
RW
WR
t
ADAH
t
ADRH
t
ALEHZ
t
DRS
t
DRH
t
DAD
t
ALERW
相關(guān)PDF資料 |
PDF描述 |
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