參數(shù)資料
型號(hào)： 403GC-3BA25C1
元件分類： 復(fù)位半導(dǎo)體
英文描述： 300mA LDO Linear Regulators with Internal Microprocessor Reset Circuit
中文描述： 32位微處理器
文件頁(yè)數(shù)： 42/48頁(yè)
文件大?。?/td> 768K
代理商： 403GC-3BA25C1
IBM PowerPC 403GC
42
DMA Fly-By Single Transfer, Write to 3-Cycle DRAM
Bank Register Bit Settings
DMA Control Register Bit Settings
Notes:
1. DMAR must be inactive in cycle 7 (last DMAA cycle) to guarantee a single transfer.
2. Peripheral data bus width must match DRAM bus width.
3. See diagram for settings.
4. This waveform assumes that the internal address mux is used.
5. CAS0 is used for byte accesses, CAS0:1 for halfwords, and CAS0:3 for fullwords.
SLF
ERM
Bus
Width
Ext
Mux
RAS-to-
CAS
Refresh
Mode
Page
Mode
First
Access
Burst
Access
Prechg
Cycles
Refresh
RAS
Refresh
Rate
Bit 13 Bit 14
Bits
15:16
Bit 17
Bit 18
Bit 19
Bit 20
Bits
21:22
Bits
23:24
Bit 25
Bit 26
Bits
27:30
0 or 1
0
10
0
0
0
0
01
xx
0
x
xxxx
Transfer Direction Transfer Width Transfer Mode PeripheralSetup Peripheral Wait Peripheral Hold
Bit 2
Bits 4:5
Bits 9:10
Bits 11:12
Bits 13:18
Bits 19-21
1
10
01
Note 3
xx xxxx
xxx
1
SysClk
DMAR
DMAA
2
3
4
5
6
7
8
9
10
11
12
S=0
S=1
S=2
Sync
Sync
BIUReq RAS
CAS
CAS
CPre-
(S = peripheral setup time)
A11:29
R/W
RAS
CAS0:3
DRAMOE
DRAMWE
D0:31
Row
Column
Data
DMADXFER
相關(guān)PDF資料
PDF描述
403GC-3BA33C1 300mA LDO Linear Regulators with Internal Microprocessor Reset Circuit
403GC-3BA40C1 300mA LDO Linear Regulators with Internal Microprocessor Reset Circuit
403GCX-3BC50C2 300mA LDO Linear Regulators with Internal Microprocessor Reset Circuit
403GCX-3BC66C2 32-Bit Microprocessor
403GCX-3BC80C2 300mA LDO Linear Regulators with Internal Microprocessor Reset Circuit
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
403GC-3BA33C1 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor
403GC-3BA40C1 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor
403GCX2JC66C2 制造商:IBM 功能描述:38R2233
403GCX-3BC50C2 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor
403GCX-3BC66C2 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor
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