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參數(shù)資料
| 型號： | 30046-23 |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Low Power Integrated x86-Compatible 32-Bit Geode GXLV Processor(低功耗集成兼容X86的32位 Geode GXLV技術(shù)處理器) |
| 中文描述： | 32-BIT, 200 MHz, MICROPROCESSOR, CPGA320 |
| 封裝： | SPGA-320 |
| 文件頁數(shù)： | 144/247頁 |
| 文件大?。?/td> | 4379K |
| 代理商： | 30046-23 |
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www.national.com
144
Revision 1.2
Integrated Functions (
Continued
)
G
4.5.8.1
The Configuration and Status Registers group consists of
four 32-bit registers located at GX_BASE+8300h-830Ch.
Configuration and Status Registers
These registers are described below and Table 4-29 gives
their bit formats.
Table 4-29. Display Controller Configuration and Status Registers
Bit
Name
Description
GX_BASE+8300h-8303h
DC_UNLOCK Register (R/W)
Default Value = 00000000h
31:16
15:0
RSVD
UNLOCK_
CODE
Reserved:
Set to 0.
Unlock Code:
This register must be written with the value 4758h in order to write to the protected regis-
ters. The following registers are protected by the locking mechanism. Writing any other value enables the
write lock function.
DC_GENERAL_CFG
DC_LINE_DELTA
DC_TIMING_CFG
DC_BUF_SIZE
DC_OUTPUT_CFG
DC_H_TIMING_1
DC_FB_ST_OFFSET
DC_H_TIMNG_2
DC_CB_ST_OFFSET
DC_H_TIMING_3
DC_CUR_ST_OFFSET
DC_FP_H_TIMING
DC_VID_ST_OFFSET
DC_V_TIMING_1
DC_V_TIMING_2
DC_V_TIMING_3
DC_FP_V_TIMING
GX_BASE+8304h-8307h
DC_GENERAL_CFG (R/W) (Locked)
Default Value = 00000000h
31
DDCK
Divide Dot Clock:
Divide internal DCLK by two relative to PCLK:
0 = Disable; 1 = Enable.
Divide Pixel Clock:
Divide PCLK by two relative to internal DCLK:
0 = Disable; 1 = Enable.
Video Ready Protocol:
0 = Low speed video port: 1 = High speed video port.
Always program to 1.
Video Enable:
Motion video port: 0 = Disable; 1 = Enable.
Split-screen Line Compare:
VGA line compare function: 0 = Disable; 1 = Enable.
When enabled, the internal line counter will be compared to the value programmed in the DC_SS
_LINE_CMP register. If it matches, the frame buffer address will be reset to zero. This enables a split
screen function.
Chain 4 Skip:
Allow display controller to read every 4th DWORD from the frame buffer for compatibility
with the VGA: 0 = Disable; 1 = Enable.
FIFO Diagnostic Mode:
This bit allows testability of the on-chip Display FIFO and Compressed Line
Buffer via the diagnostic access registers. A low-to-high transition will reset the Display FIFO
’
s R/W point-
ers and the Compressed Line Buffer
’
s read pointer. 0 = Normal operation; 1 = Enable.
Line Double:
Allow line doubling for emulated VGA modes: 0 = Disable; 1 = Enable.
If enabled, this will cause each odd line to be replicated from the previous line as the data is sent to the dis-
play. Timing parameters should be programmed as if pixel doubling is not used, however, the frame buffer
should be loaded with half the normal number of lines.
Reserved:
Set to 0.
Frame Dirty Mode:
Allow entire frame to be flagged as dirty whenever a pixel write occurs to the frame
buffer (this is provided for modes that use a linearly mapped frame buffer for which the line delta is not
equal to 1024 or 2048 bytes): 0 = Disable; 1 = Enable.
When disabled, dirty bits are set according to the Y address of the pixel write.
Reserved:
Set to 0.
Compressor Insert Mode:
Insert one static frame between update frames: 0 = Disable; 1 = Enable.
An update frame is a frame in which dirty lines are updated. Conversely, a static frame is a frame in which
dirty lines are not updated (the display image may not actually be static, because lines that are not com-
pressed successfully must be retrieved from the uncompressed frame buffer).
Display FIFO High Priority End Level:
This field specifies the depth of the display FIFO (in 64-bit entries
x 4) at which a high-priority request previously issued to the memory controller will end. The value is
dependent upon display mode.
This register should always be non-zero and should be larger than the start level.
30
DPCK
29
VRDY
28
27
VIDE
SSLC
26
CH4S
25
DIAG
24
LDBL
23:19
18
RSVD
FDTY
17
16
RSVD
CMPI
15:12
DFIFO
HI-PRI END
LVL
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