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參數(shù)資料
| 型號(hào)： | XRT72L50IQ |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁(yè)數(shù)： | 93/471頁(yè) |
| 文件大小： | 2424K |
| 代理商： | XRT72L50IQ |
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á
XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER WITH HDLC CONTROLLER
REV. 1.2.1
80
2.
When the Receive DS3/E3 Framer block detects the end of an LOS Condition (e.g., when the Receive
DS3/E3 Framer block detects a string 32 bits that does not contain a string of four consecutive "0’s").
The local μP can determine the current state of the LOS condition by reading bit 4 of the Rx E3 Configuration
and Status Register (Address = 0x11).
N
OTE
:
For more information in the LOS of Signal (LOS) Alarm, refer to
Section 5.3.2.7
.
Bit 0 - AIS (Change in AIS Condition) Interrupt Status
This Reset Upon Read bit field will be set to "1", if the Receive DS3/E3 Framer block has detected a Change in
the AIS condition, since the last time this register was read. This bit-field will be asserted under either of the
following two conditions:
1.
When the Receive DS3/E3 Framer block first detects an AIS Condition in the incoming E3 data stream.
2.
When the Receive DS3/E3 Framer block has detected the end of an AIS Condition in the incoming E3 data
stream.
The local μP can determine the current state of the AIS condition by reading bit 3 of the Rx E3 Configuration
and Status Register (Address = 0x11).
N
OTE
:
For more information on the AIS Condition, refer to
Section 5.3.2.8
.
2.3.4.6
Receive E3 Interrupt Status Register 2 (E3, ITU-T G.751)
Bit 3 - FERF (Change in FERF Condition) Interrupt Status
This Reset Upon Read bit will be set to '1' if the Receive DS3/E3 Framer block has detected a Change in the
Rx FERF Condition, since the last time this register was read.
This bit-field will be asserted under either of the following two conditions.
1.
When the Receive DS3/E3 Framer block first detects the occurrence of an Rx FERF Condition (e.g., when
the FERF bit, within the last 3 or 5 consecutive E3 frames are set to "1").
2.
When the Receive DS3/E3 Framer block detects the end of the Rx FERF Condition (e.g., when the FERF
bit, within the last 3 or 5 consecutive E3 frames are set to "0").
N
OTE
:
For more information on the Rx FERF (Yellow Alarm) condition, refer to
Section 5.3.2.9
.
Bit 2 - BIP-4 (Detection of BIP-4) Error Interrupt Status
This Reset-upon-Read bit-field will be set to "1" if the BIP-4 Error interrupt has occurred since the last read of
this register.
The Receive DS3/E3 Framer block will generate the BIP-4 Error interrupt if it has concluded that it has received
an errored E3 frame, from the Remote Terminal.
N
OTE
:
Please see
Section 5.3.6.2.7
for a more detailed discussion of this interrupt.
Bit 1 - Framing Error Interrupt Status
This Reset-upon-Read bit-field will be set to "1" if the Framing Byte Error interrupt has occurred since the last
read of this register.
The Receive DS3/E3 Framer blockwill generate the Framing Error interrupt if it has detected an error in the
FAS (or Framing Alignment), in an incoming E3 frame.
RxE3 Interrupt Status Register 2 (Address = 0x15)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Not Used
FERF
Interrupt
Status
BIP-4
Error
Interrupt
Status
Framing
Error
Interrupt
Status
Not Used
RO
RO
RO
RO
RUR
RUR
RUR
RO
0
0
0
0
1
0
1
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT72L50 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT72L52IQ | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT72L52 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT72L53 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT72L54 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XRT72L50IQTR-F | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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| XRT72L52IQ | 制造商:EXAR 制造商全稱:EXAR 功能描述:TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER |
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