參數(shù)資料
型號： XRT72L50IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 14/471頁
文件大?。?/td> 2424K
代理商： XRT72L50IQ
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XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. 1.2.1
á
XII
Figure 176. Interfacing the XRT72L50 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU ............................................ 396
Figure 177. Illustration of AMI Line Code .................................................................................................................... 397
Figure 178. Illustration of two examples of HDB3 Decoding ....................................................................................... 398
T
ABLE
81: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EGISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
................................................................................................... 399
Figure 179. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the rising edge of RxLineClk .................................................................................................... 399
Figure 180. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the falling edge of RxLineClk ................................................................................................... 399
6.3.2 The Receive E3 Framer Block ............................................................................................................... 400
6.3.2.1 The Framing Acquisition Mode ................................................................................................... 400
Figure 181. The Receive E3 Framer Block and the Associated Paths to Other Functional Blocks ............................ 400
Figure 182. The State Machine Diagram for the Receive E3 Framer E3 Frame Acquisition/Maintenance Algorithm . 401
Figure 183. Illustration of the E3, ITU-T G.832 Framing Format ................................................................................. 402
6.3.2.2 The Framing Maintenance Mode ................................................................................................ 404
6.3.2.3 Forcing a Reframe via Software Command ................................................................................ 405
6.3.2.4 Performance Monitoring of the Frame Synchronization Section, within the Receive E3 Framer block
406
6.3.2.5 The RxOOF and RxLOF output pin. ............................................................................................ 406
6.3.2.6 E3 Receive Alarms ...................................................................................................................... 406
T
ABLE
82: T
HE
R
ELATIONSHIP
BETWEEN
THE
L
OGIC
S
TATE
OF
THE
R
X
OOF
AND
R
X
LOF
OUTPUT
PINS
,
AND
THE
F
RAMING
S
TATE
OF
THE
R
ECEIVE
E3 F
RAMER
BLOCK
............................................................................................................... 406
6.3.2.7 Error Checking of the Incoming E3 Frames ................................................................................ 410
Figure 184. Illustration of the Local Receive E3 Framer block, receiving an E3 Frame (from the Remote Terminal) with a
correct EM Byte. .......................................................................................................................................... 411
Figure 185. Illustration of the Local Receive E3 Framer block, transmitting an E3 Frame (to the Remote Terminal) with the
FEBE bit (within the MA byte-field) set to “0” ............................................................................................... 411
Figure 186. Illustration of the Local Receive E3 Framer block, receiving an E3 Frame (from the Remote Terminal) with an
incorrect EM Byte. ....................................................................................................................................... 412
Figure 187. Illustration of the Local Receive E3 Framer block, transmitting an E3 Frame (to the Remote Terminal) with the
FEBE bit (within the MA byte-field) set to “1” ............................................................................................... 413
6.3.2.8 Processing of the Far-End-Block Error (FEBE) Bit-fields ............................................................ 414
6.3.2.9 Receiving the Trail Trace Buffer Messages ................................................................................ 415
6.3.3 The Receive HDLC Controller Block ..................................................................................................... 415
Figure 188. LAPD Message Frame Format ................................................................................................................ 416
T
ABLE
83: T
HE
R
ELATIONSHIP
BETWEEN
THE
C
ONTENTS
OF
R
X
LAPDT
YPE
[1:0]
BIT
-
FIELDS
AND
THE
PMDL M
ESSAGE
T
YPE
/S
IZE
420
6.3.4 The Receive Overhead Data Output Interface ...................................................................................... 422
Figure 189. Flow Chart depicting the Functionality of the LAPD Receiver ................................................................. 422
6.3.4.1 Method 1 - Using the RxOHClk Clock signal ............................................................................... 423
Figure 190. The Receive Overhead Output Interface block ........................................................................................ 423
Figure 191. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface (Method 1) . 424
T
ABLE
84: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
424
T
ABLE
85: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
.................... 425
6.3.4.2 Method 2 - Using RxOutClk and the RxOHEnable signals ......................................................... 427
Figure 192. Illustration of the signals that are output via the Receive Overhead Output Interface (for Method 1). ..... 427
T
ABLE
86: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2) .................................................................................................................................................. 428
Figure 193. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface (Method 2) . 428
T
ABLE
87: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
(
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
................................... 429
6.3.5 The Receive Payload Data Output Interface ......................................................................................... 431
Figure 194. Illustration of the signals that are output via the Receive Overhead Data Output Interface block (for Method 2).
431
Figure 195. The Receive Payload Data Output Interface block .................................................................................. 431
T
ABLE
88: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
432
6.3.5.1 Serial Mode Operation Behavior of the XRT72L50 ..................................................................... 433
Figure 196. The Terminal Equipment being interfaced to the Receive Payload Data Input Interface Block (Serial Mode
Operation) .................................................................................................................................................... 433
6.3.5.2 Nibble-Parallel Mode OperationBehavior of the XRT72L50 ........................................................ 434
Figure 197. An Illustration of the behavior of the signals between the Receive Payload Data Output Interface block of the
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XRT72L52IQ 制造商:EXAR 制造商全稱:EXAR 功能描述:TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
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