參數(shù)資料
型號(hào)： XRT72L50IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 8/471頁
文件大?。?/td> 2424K
代理商： XRT72L50IQ
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XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. 1.2.1
á
VI
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
............................................................ 182
Figure 58. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG are configured to
be updated on the rising edge of TxLineClk ................................................................................................ 182
4.2.6 Transmit Section Interrupt Processing .................................................................................................. 183
4.2.6.1 Enabling Transmit Section Interrupts .......................................................................................... 183
Figure 59. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG are configured to
be updated on the falling edge of TxLineClk ............................................................................................... 183
4.3 T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT72L50 (DS3 M
ODE
O
PERATION
) ................................................................. 186
Figure 60. The XRT72L50 Receive Section configured to operate in the DS3 Mode ................................................. 186
4.3.1 The Receive DS3 LIU Interface Block ................................................................................................... 187
4.3.1.1 Unipolar Decoding ....................................................................................................................... 187
Figure 61. The Receive DS3 LIU Interface Block ....................................................................................................... 187
4.3.1.2 Bipolar Decoding ......................................................................................................................... 188
Figure 62. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data ............. 188
T
ABLE
32: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
..................................................... 188
Figure 63. IInterfacing the XRT72L50 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU ............................................. 189
Figure 64. AMI Line Code ........................................................................................................................................... 189
Figure 65. Illustration of two examples of B3ZS Decoding ......................................................................................... 190
T
ABLE
33: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EGISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
................................................................................................... 191
Figure 66. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the rising edge of RxLineClk .................................................................................................... 191
4.3.2 The Receive DS3 Framer Block ............................................................................................................ 192
Figure 67. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the falling edge of RxLineClk ................................................................................................... 192
Figure 68. The Receive DS3 Framer Block and the Associated Paths to Other Functional Blocks ............................ 192
4.3.2.1 Frame Acquisition Mode Operation ............................................................................................. 193
Figure 69. The State Machine Diagram for the Receive DS3 Framer block's Frame Acquisition/Maintenance Algorithm .
193
4.3.2.2 Frame Maintenance Mode Operation ......................................................................................... 194
T
ABLE
34: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (F
RAMING
ON
P
ARITY
)
WITHIN
THE
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
F
RAMING
A
CQUISITION
C
RITERIA
....................................................... 194
T
ABLE
35: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (F-S
YNC
A
LGO
)
WITHIN
THE
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
F-
BIT
OOF D
ECLARATION
CRITERIA
USED
BY
THE
R
ECEIVE
DS3 F
RAMER
BLOCK
195
T
ABLE
36: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
0 (M-S
YNC
A
LGO
)
WITHIN
THE
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
M-B
IT
OOF D
ECLARATION
C
RITERIA
USED
BY
THE
R
ECEIVE
DS3 F
RAMER
BLOCK
........................................................................................................................................................... 195
4.3.2.3 Forcing a Reframe via Software Command ................................................................................ 196
4.3.2.4 Performance Monitoring of the Receive DS3 Framer block ........................................................ 196
4.3.2.5 DS3 Receive Alarms ................................................................................................................... 197
4.3.2.6 Performance Monitoring of the DS3 Transport Medium .............................................................. 201
Figure 70. A Simple Illustration of the Locations of the Source, Mid-Network and Sink Terminal Equipment (for CP-Bit
Processing) .................................................................................................................................................. 203
4.3.3 The Receive HDLC Controller Block ..................................................................................................... 204
Figure 71. Illustration of the Presumed Configuration of the Mid-Network Terminal Equipment ................................. 204
4.3.3.1 Bit-Oriented Signaling (or FEAC) Processing via the Receive DS3 HDLC Controller. ............... 205
4.3.3.2 The Message Oriented Signaling (e.g., LAP-D) Processing via the Receive DS3 HDLC Controller block
207
Figure 72. Flow Diagram depicting how the Receive FEAC Processor Functions ...................................................... 207
Figure 73. LAPD Message Frame Format .................................................................................................................. 208
T
ABLE
37: T
HE
R
ELATIONSHIP
BETWEEN
R
X
LAPDT
YPE
[1:0]
AND
THE
RESULTING
LAPD M
ESSAGE
TYPE
AND
SIZE
.......... 209
4.3.4 The Receive Overhead Data Output Interface ...................................................................................... 211
Figure 74. Flow Chart depicting the Functionality of the LAPD Receiver ................................................................... 211
4.3.4.1 Method 1 - Using the RxOHClk Clock signal ............................................................................... 212
Figure 75. The Receive Overhead Output Interface block .......................................................................................... 212
T
ABLE
38: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
213
Figure 76. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface Block (Method 1)
213
T
ABLE
39: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
................. 214
Figure 77. Illustration of the signals that are output via the Receive Overhead Output Interface (for Method 1). ....... 216
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PDF描述
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