參數(shù)資料
型號： XC56L307VF160
廠商： Freescale Semiconductor
文件頁數(shù)： 32/104頁
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描述： IC DSP 24BIT FIXED POINT 196-BGA
標(biāo)準(zhǔn)包裝： 126
系列： DSP563xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 160MHz
非易失內(nèi)存： ROM（576 B）
芯片上RAM： 576kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
安裝類型： 表面貼裝
封裝/外殼： 196-LBGA
供應(yīng)商設(shè)備封裝： 196-MAPBGA（15x15）
包裝： 托盤
AC Electrical Characteristics
DSP56L307 Technical Data, Rev. 6
Freescale Semiconductor
2-13
Notes:
1.
WS = number of BCR-specified wait states. The value is the minimum for a given category. (for example, for a category of [2
≤
WS
≤7] timing is specified for 2 wait states.) Two wait states is the minimum otherwise.
2.
Timings 100 and 107 are guaranteed by design, not tested.
3.
All timings for 160 MHz are measured from 0.5
× V
CCH to 0.5 × VCCH.
4.
For TA deassertion: timing 118 is relative to the deassertion edge of RD or WR if TA is active.
5.
The WS number applies to the access in which the deassertion of WR occurs and assumes the next access uses a minimal
number of wait states.
Table 2-9.
160 MHz SRAM Timing
No.
Characteristics
Symbol
Expression1
160 MHz
Unit
Min
Max
100
Address valid and AA assertion pulse width2
tRC, tWC
(WS + 2)
× TC 4.0
[2
≤WS ≤7]
(WS + 3)
× T
C 4.0
[WS
≥ 8]
21.0
64.7
—
ns
101
Address and AA valid to WR assertion
tAS
0.75
× TC 3.0
[2
≤WS ≤3]
1.25
× TC 3.0
[WS
≥ 4]
1.7
4.8
—
ns
102
WR assertion pulse width
tWP
WS
× T
C 4.0
[2
≤WS ≤3]
(WS
0.5) × TC 4.0
[WS
≥ 4]
8.5
17.8
—
ns
103
WR deassertion to address not valid
tWR
1.25
× TC 4.0
[2
≤WS ≤7]
2.25
× T
C 4.0
[WS
≥ 8]
3.8
10.0
—
ns
104
Address and AA valid to input data valid
tAA, tAC
(WS + 0.75)
× TC 6.5
[WS
≥ 2]
—10.7
ns
105
RD assertion to input data valid
tOE
(WS + 0.25)
× TC 6.5
[WS
≥ 2]
—7.6
ns
106
RD deassertion to data not valid (data hold time)
tOHZ
0.0
—
ns
107
Address valid to WR deassertion2
tAW
(WS + 0.75)
× TC 4.0
[WS
≥ 2]
13.2
—
ns
108
Data valid to WR deassertion (data set-up time)
tDS (tDW)(WS 0.25) × TC 5.4
[WS
≥ 2]
5.5
—
ns
109
Data hold time from WR deassertion
tDH
1.25
× TC 4.0
[2
≤WS ≤7]
2.25
× TC 4.0
[WS
≥ 8]
3.8
10.1
—
ns
110
WR assertion to data active
—
0.25
× T
C 4.0
[2
≤WS ≤3]
-0.25
× TC 4.0
[WS
≥ 4]
–2.4
–5.6
—
ns
111
WR deassertion to data high impedance
—
1.25
× TC
[2
≤WS ≤7]
2.25
× T
C
[WS
≥ 8]
—
7.8
14.0
ns
Table 2-8.
100 MHz SRAM Timing (Continued)
No.
Characteristics
Symbol
Expression1
100 MHz
Unit
Min
Max
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PDF描述
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