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參數(shù)資料
| 型號： | XC3S1200E-5FGG400C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 79/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 1200K 400FBGA |
| 標準包裝： | 60 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 2168 |
| 邏輯元件/單元數(shù)： | 19512 |
| RAM 位總計： | 516096 |
| 輸入/輸出數(shù)： | 304 |
| 門數(shù)： | 1200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 400-BGA |
| 供應商設備封裝： | 400-FBGA（21x21） |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
17
HSTL and SSTL inputs use the Reference Voltage (VREF) to
bias the input-switching threshold. Once a configuration
data file is loaded into the FPGA that calls for the I/Os of a
given bank to use HSTL/SSTL, a few specifically reserved
I/O pins on the same bank automatically convert to VREF
inputs. For banks that do not contain HSTL or SSTL, VREF
pins remain available for user I/Os or input pins.
Differential standards employ a pair of signals, one the
opposite polarity of the other. The noise canceling
properties (for example, Common-Mode Rejection) of these
standards permit exceptionally high data transfer rates. This
subsection introduces the differential signaling capabilities
of Spartan-3E devices.
Each device-package combination designates specific I/O
pairs specially optimized to support differential standards. A
unique L-number, part of the pin name, identifies the
line-pairs associated with each bank (see Module 4, Pinout
Descriptions). For each pair, the letters P and N designate
the true and inverted lines, respectively. For example, the
pin names IO_L43P_3 and IO_L43N_3 indicate the true
and inverted lines comprising the line pair L43 on Bank 3.
VCCO provides current to the outputs and additionally
powers the On-Chip Differential Termination. VCCO must be
2.5V when using the On-Chip Differential Termination. The
VREF lines are not required for differential operation.
To further understand how to combine multiple
IOSTANDARDs within a bank, refer to IOBs Organized into
On-Chip Differential Termination
Spartan-3E devices provide an on-chip ~120
Ω differential
termination across the input differential receiver terminals.
The on-chip input differential termination in Spartan-3E
devices potentially eliminates the external 100
Ω termination
resistor commonly found in differential receiver circuits.
Differential termination is used for LVDS, mini-LVDS, and
RSDS as applications permit.
On-chip Differential Termination is available in banks with
VCCO = 2.5V and is not supported on dedicated input pins.
Set the DIFF_TERM attribute to TRUE to enable Differential
Termination on a differential I/O pin pair.
The DIFF_TERM attribute uses the following syntax in the
UCF file:
INST <I/O_BUFFER_INSTANTIATION_NAME>
DIFF_TERM = "<TRUE/FALSE>";
Table 7: Differential IOSTANDARD Bank Compatibility
Differential
IOSTANDARD
VCCO Supply
Input
Requirements:
VREF
Differential Bank
Restriction(1)
1.8V
2.5V
3.3V
LVDS_25
Input
Input,
On-chip Differential Termination,
Output
Input
VREF is not used for
these I/O standards
Applies to Outputs
Only
RSDS_25
Input
Input,
On-chip Differential Termination,
Output
Input
Applies to Outputs
Only
MINI_LVDS_25
Input
Input,
On-chip Differential Termination,
Output
Input
Applies to Outputs
Only
LVPECL_25
Input
No Differential Bank
Restriction
(other I/O bank
restrictions might
apply)
BLVDS_25
Input
Input,
Output
Input
DIFF_HSTL_I_18
Input,
Output
Input
DIFF_HSTL_III_18
Input,
Output
Input
DIFF_SSTL18_I
Input,
Output
Input
DIFF_SSTL2_I
Input
Input,
Output
Input
Notes:
1.
Each bank can support any two of the following: LVDS_25 outputs, MINI_LVDS_25 outputs, RSDS_25 outputs.
相關(guān)PDF資料 |
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| XC3S1200E-5FT256I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
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