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參數(shù)資料
| 型號： | XC3S1200E-5FGG400C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 44/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 1200K 400FBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 2168 |
| 邏輯元件/單元數(shù)： | 19512 |
| RAM 位總計： | 516096 |
| 輸入/輸出數(shù)： | 304 |
| 門數(shù)： | 1200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 400-BGA |
| 供應(yīng)商設(shè)備封裝： | 400-FBGA（21x21） |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
138
18 x 18 Embedded Multiplier Timing
Table 102: 18 x 18 Embedded Multiplier Timing
Symbol
Description
Speed Grade
Units
-5
-4
MinMax
Combinatorial Delay
TMULT
Combinatorial multiplier propagation delay from the A and B inputs
to the P outputs, assuming 18-bit inputs and a 36-bit product
(AREG, BREG, and PREG registers unused)
-4.34(1)
-4.88(1)
ns
Clock-to-Output Times
TMSCKP_P
Clock-to-output delay from the active transition of the CLK input to
valid data appearing on the P outputs when using the PREG
register(2)
-0.98
-1.10
ns
TMSCKP_A
TMSCKP_B
Clock-to-output delay from the active transition of the CLK input to
valid data appearing on the P outputs when using either the AREG
or BREG register(3)
-4.42
-4.97
ns
Setup Times
TMSDCK_P
Data setup time at the A or B input before the active transition at the
CLK when using only the PREG output register (AREG, BREG
registers unused)(2)
3.54
-3.98
-ns
TMSDCK_A
Data setup time at the A input before the active transition at the
CLK when using the AREG input register(3)
0.20
-0.23
-ns
TMSDCK_B
Data setup time at the B input before the active transition at the
CLK when using the BREG input register(3)
0.35
-0.39
-ns
Hold Times
TMSCKD_P
Data hold time at the A or B input after the active transition at the
CLK when using only the PREG output register (AREG, BREG
registers unused)(2)
–0.97
-
–0.97
-ns
TMSCKD_A
Data hold time at the A input after the active transition at the CLK
when using the AREG input register(3)
0.03
-0.04
-ns
TMSCKD_B
Data hold time at the B input after the active transition at the CLK
when using the BREG input register(3)
0.04
-0.05
-ns
Clock Frequency
FMULT
Internal operating frequency for a two-stage 18x18 multiplier using
the AREG and BREG input registers and the PREG output
register(1)
02700240
MHz
Notes:
1.
Combinatorial delay is less and pipelined performance is higher when multiplying input data with less than 18 bits.
2.
The PREG register is typically used in both single-stage and two-stage pipelined multiplier implementations.
3.
Input registers AREG or BREG are typically used when inferring a two-stage multiplier.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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| XC3S1200E-5FGG484I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
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| XC3S1200E-5FT256I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
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