參數(shù)資料
型號(hào)： UPD44647094F5-E30-FQ1
元件分類： SRAM
英文描述： 8M X 9 QDR SRAM, 0.45 ns, PBGA165
封裝： 15 X 17 MM, PLASTIC, BGA-165
文件頁數(shù)： 7/36頁
文件大?。?/td> 479K
代理商： UPD44647094F5-E30-FQ1
15
Preliminary Data Sheet M18526EJ1V0DS
μPD44647094,44647184,44647364, 44647096,44647186,44647366
DC Characteristics (TA = 0 to 70°C, VDD = 1.8 ± 0.1 V)
Parameter
Symbol
Test condition
MIN.
TYP.
MAX.
Unit Note
x9 x18 x36
Input leakage current
ILI
–2
–
+2
μA
I/O leakage current
ILO
–2
–
+2
μA
Operating supply current
IDD
VIN
≤ VIL
-E25 Note1
TBD
mA
(Read Write cycle)
or VIN
≥ VIH,
-E27
TBD
II/O = 0 mA
-E30
TBD
Cycle = MAX.
100％ read cycles
and
100％ write cycles
-E33
TBD
-E25 Note1
TBD
mA
-E27
TBD
-E30
TBD
50％ read cycles
and
50％ write cycles
-E33
TBD
Standby supply current
ISB1
VIN
≤ VIL or VIN ≥ VIH,
-E25 Note1
TBD
mA
(NOP)
II/O = 0 mA
-E27
TBD
-E30
TBD
-E33
TBD
Output HIGH voltage
VOH(Low) |IOH|
≤ 0.1 mA
VDDQ – 0.2
–
VDDQ
V
4,5
VOH
Note2
VDDQ/2–0.12
–
VDDQ/2+0.12
4,5
Output LOW voltage
VOL(Low) IOL
≤ 0.1 mA
VSS
–
0.2
V
4,5
VOL
Note3
VDDQ/2–0.12
–
VDDQ/2+0.12
4,5
Notes 1. -E25 is valid for 2.5 Cycle Read Latency products.
2. Outputs are impedance-controlled. | IOH | = (VDDQ/2)/(RQ/5) ±15% for values of 175
≤ RQ ≤ 350 .
3. Outputs are impedance-controlled. IOL = (VDDQ/2)/(RQ/5) ±15% for values of 175
≤ RQ ≤ 350 .
4. AC load current is higher than the shown DC values.
5. HSTL outputs meet JEDEC HSTL Class I standards.
Capacitance (TA = 25
°C, f = 1 MHz)
Parameter
Symbol
Test conditions
MIN.
TYP.
MAX.
Unit
Input capacitance (Address, Control)
CIN
VIN = 0 V
4
pF
Input / Output capacitance
CI/O
VI/O = 0 V
5
pF
(D, Q, CQ, CQ#, QVLD)
Clock Input capacitance
Cclk
Vclk = 0 V
4
pF
Remark These parameters are periodically sampled and not 100% tested.
Thermal Resistance
Parameter
Symbol
Test conditions
MIN.
TYP.
MAX.
Unit
Thermal resistance (junction – ambient)
θ j-a
TBD
°C/W
Thermal resistance (junction – case)
θ j-c
TBD
°C/W
Remark These parameters are simulated under the condition of air flow velocity = 1 m/s.
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PDF描述
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參數(shù)描述
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