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參數(shù)資料
| 型號： | UPD44647094F5-E30-FQ1 |
| 元件分類： | SRAM |
| 英文描述： | 8M X 9 QDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 15 X 17 MM, PLASTIC, BGA-165 |
| 文件頁數(shù)： | 21/36頁 |
| 文件大?。?/td> | 479K |
| 代理商： | UPD44647094F5-E30-FQ1 |
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Preliminary Data Sheet M18526EJ1V0DS
μPD44647094,44647184,44647364, 44647096,44647186,44647366
Output Pin States of CQ, CQ#, QVLD and Q
Instructions
Control-Register Status
Output Pin Status
CQ, CQ#, QVLD
Q
EXTEST
0
Update
High-Z
1
Update
IDCODE
0
SRAM
1
SRAM
SAMPLE-Z
0
High-Z
1
High-Z
SAMPLE
0
SRAM
1
SRAM
BYPASS
0
SRAM
1
SRAM
Remark The output pin statuses during each instruction vary according
to the Control-Register status (value of Boundary Scan
Register, bit no. 109).
There are three statuses:
Update : Contents of the “Update Register” are output to
the output pin (QDR Pad).
SRAM : Contents of the SRAM internal output “SRAM
Output” are output to the output pin (QDR Pad).
High-Z : The output pin (QDR Pad) becomes high
impedance by controlling of the “High-Z JTAG
ctrl”.
The Control-Register status is set during Update-DR at the
EXTEST or SAMPLE instruction.
SRAM
CAPTURE
Register
Boundary Scan
Register
Update
Register
QDR
Pad
SRAM
Output
Driver
High-Z
JTAG ctrl
High-Z
Update
SRAM
Output
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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