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參數(shù)資料
| 型號： | UPD44647094F5-E30-FQ1 |
| 元件分類： | SRAM |
| 英文描述： | 8M X 9 QDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 15 X 17 MM, PLASTIC, BGA-165 |
| 文件頁數(shù)： | 2/36頁 |
| 文件大?。?/td> | 479K |
| 代理商： | UPD44647094F5-E30-FQ1 |
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Preliminary Data Sheet M18526EJ1V0DS
μPD44647094,44647184,44647364, 44647096,44647186,44647366
Power-On Sequence in QDR II+ SRAM
QDR II+ SRAMs must be powered up and initialized in a predefined manner to prevent undefined operations.
The following timing charts show the recommended power-on sequence.
The following power-up supply voltage application is recommended: VSS, VDD, VDDQ, VREF, then VIN. VDD and VDDQ
can be applied simultaneously, as long as VDDQ does not exceed VDD by more than 0.5 V during power-up. The
following power-down supply voltage removal sequence is recommended: VIN, VREF, VDDQ, VDD, VSS. VDD and VDDQ
can be removed simultaneously, as long as VDDQ does not exceed VDD by more than 0.5 V during power-down.
Power-On Sequence
Apply power and tie DLL# to HIGH.
- Apply VDD before VDDQ.
- Apply VDDQ before VREF or at the same time as VREF.
Provide stable clock for more than 2,048 cycles to lock the DLL/PLL.
DLL/PLL Constraints
The DLL/PLL uses K clock as its synchronizing input and the input should have low phase jitter which is specified
as TKC var. The DLL/PLL can cover 120 MHz as the lowest frequency. If the input clock is unstable and the
DLL/PLL is enabled, then the DLL/PLL may lock onto an undesired clock frequency.
Power-On Waveforms
DLL#
2,048 cycles or more
Stable Clock
VDD/VDDQ Stable (<
±0.1 V DC per 50 ns)
Fix HIGH (or tied to VDDQ)
VDD/VDDQ
Clock
Unstable Clock
Normal Operation
Start
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| UPD44647186AF5-E25-FQ1 | 功能描述:SRAM QDRII 72MBIT 165-PBGA RoHS:是 類別:集成電路 (IC) >> 存儲器 系列:- 標(biāo)準(zhǔn)包裝:3,000 系列:- 格式 - 存儲器:EEPROMs - 串行 存儲器類型:EEPROM 存儲容量:8K (1K x 8) 速度:400kHz 接口:I²C，2 線串口 電源電壓:1.7 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:8-SOIC 包裝:帶卷 (TR) |
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