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參數(shù)資料
| 型號： | UPD44647094F5-E30-FQ1 |
| 元件分類： | SRAM |
| 英文描述： | 8M X 9 QDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 15 X 17 MM, PLASTIC, BGA-165 |
| 文件頁數(shù)： | 5/36頁 |
| 文件大?。?/td> | 479K |
| 代理商： | UPD44647094F5-E30-FQ1 |
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Preliminary Data Sheet M18526EJ1V0DS
μPD44647094,44647184,44647364, 44647096,44647186,44647366
Bus Cycle State Diagram
READ DOUBLE;
R_Count = R_Count+2
WRITE DOUBLE;
W_Count = W_Count+2
Power UP
Always
R# = HIGH
Supply voltage
provided
LOAD NEW
READ ADDRESS;
R_Count = 0;
R_Init = 1
READ PORT NOP
R_Init = 0
R# = LOW & R_Count = 4
W# = HIGH
WRITE PORT NOP
LOAD NEW
WRITE ADDRESS;
W_Count = 0
Always
W# = LOW & W_Count = 4
W# = LOW
R_Init = 0
R# = LOW
Supply voltage
provided
INCREMENT READ
ADDRESS BY TWO
R_Init = 0
INCREMENT WRITE
ADDRESS BY TWO
W_Count = 2
R_Count = 2
Always
W# = HIGH
& W_Count = 4
R# = HIGH
& R_Count = 4
Remarks 1. The address is concatenated with two additional internal LSBs to facilitate burst operation.
The address order is always fixed as: xxx...xxx+0, xxx...xxx+1, xxx...xxx+2, xxx...xxx+3.
Bus cycle is terminated at the end of this sequence (burst count = 4).
2. Read and write state machines can be active simultaneously.
Read and write cannot be simultaneously initiated. Read takes precedence.
3. State machine control timing is controlled by K.
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| UPD44647186AF5-E25-FQ1 | 功能描述:SRAM QDRII 72MBIT 165-PBGA RoHS:是 類別:集成電路 (IC) >> 存儲器 系列:- 標準包裝:3,000 系列:- 格式 - 存儲器:EEPROMs - 串行 存儲器類型:EEPROM 存儲容量:8K (1K x 8) 速度:400kHz 接口:I²C，2 線串口 電源電壓:1.7 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-SOIC（0.154"，3.90mm 寬） 供應商設備封裝:8-SOIC 包裝:帶卷 (TR) |
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