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參數(shù)資料
| 型號： | TSB43AA82GGW |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 2 CHANNEL(S), 400M bps, SERIAL COMM CONTROLLER, PBGA176 |
| 封裝： | PLASTIC, BGA-176 |
| 文件頁數(shù)： | 20/146頁 |
| 文件大?。?/td> | 770K |
| 代理商： | TSB43AA82GGW |
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916
Table 911. ATAPI Mode
TITLE
ITEM
MIN
MAX
UNIT
t(ui)
Unlimit interlock time
50
ns
t(env)
Emulate time
22
ns
tcyc
Cycle time
25
ns
t(dvs)
Data valid setup time
7
ns
t(dvh)
Data valid hold time
0
ns
t(mli)
Interlock time with minimum
70
ns
t(li)
Unlimited interlock time
50
ns
t(iordyz)
Before driving IORDY
0
ns
9.6
Endianness
When BLeCtl (94h, bit 16) is 1, data from the DMA interface is received in little-endian mode. The differences between
little endian and big endian are described as follows.
The example is for transmitting 1394 quadlet data packets.
D0
D1
D2
D3
Data is transmitted in the order shown below. For 1-, 2-, and 3-byte data, padded data is deleted before transmission.
8-Bit Mode
Big Endian Byte Ordering
4 byte data
D0
D1D2D3
3 byte data
D0
D1D2
D3 is padded with 00h.
2 byte data
D0
D1
D2 and D3 are padded with 00h.
1 byte data
D0
D1, D2, and D3 are padded with 00h.
Little Endian Byte Ordering
4 byte data
D3
D2D1D0
3 byte data
D2
D1D0
D3 is padded with 00h.
2 byte data
D1
D0
D2 and D3 are padded with 00h.
1 byte data
D0
D1, D2, and D3 are padded with 00h.
16-Bit Mode
Big Endian Byte Ordering
4 byte data
{D0, D1}
{D2, D3}
3 byte data
{D0, D1}
{D2, 00h}
D3 is padded with 00h.
2 byte data
{D0, D1}
{00h, 00h}
D2 and D3 are padded with 00h.
1 byte data
{D0, 00h}
{00h, 00h}
D1, D2, and D3 are padded with 00h.
Little Endian Byte Ordering
4 byte data
{D2, D3}
{D0, D1}
3 byte data
{D2, 00h}
{D0, D1}
D3 is padded with 00h.
2 byte data
{00h, 00h}
{D0, D1}
D2 and D3 are padded with 00h.
1 byte data
{00h, 00h}
{D0, 00h}
D1, D2, and D3 are padded with 00h.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TSB43DA42GHCR | PCI BUS CONTROLLER, PBGA196 |
| TSB500SK02 | 30 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK |
| TSB500SK10MDS | 30 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK |
| TSB5000331DS | 30 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK |
| TSB5000831 | 30 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TSB43AA82GHH | 制造商:Texas Instruments 功能描述: |
| TSB43AA82I | 制造商:TI 制造商全稱:Texas Instruments 功能描述:1394 INTEGRATED PHY AND LINK LAYER CONTROLLER |
| TSB43AA82IGGW | 功能描述:1394 接口集成電路 2Port Hi Perf Integ Phy&Link Layer Chip RoHS:否 制造商:Texas Instruments 類型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray |
| TSB43AA82PGE | 功能描述:1394 接口集成電路 2Port Hi Perf Integ Phy&Link Layer Chip RoHS:否 制造商:Texas Instruments 類型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray |
| TSB43AA82PGEG4 | 功能描述:1394 接口集成電路 2Port Hi Per Int Phy & Link Layer Chip RoHS:否 制造商:Texas Instruments 類型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray |
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