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參數(shù)資料
| 型號： | TMX320DM642GNZ500 |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 64-BIT, 75.19 MHz, OTHER DSP, PBGA548 |
| 封裝： | 27 X 27 MM, 1 MM PITCH, PLASTIC, BGA-548 |
| 文件頁數(shù)： | 25/181頁 |
| 文件大?。?/td> | 2291K |
| 代理商： | TMX320DM642GNZ500 |
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Bootmode
120
July 2002 Revised March 2004
SPRS200E
2.14.15 Bootmode
The DM642 device resets using the active-low signal RESET. While RESET is low, the device is held in reset
and is initialized to the prescribed reset state. Refer to reset timing for reset timing characteristics and states
of device pins during reset. The release of RESET starts the processor running with the prescribed device
configuration and boot mode.
The DM642 has three types of boot modes:
Host boot
If host boot is selected, upon release of RESET, the CPU is internally “stalled” while the remainder of the
device is released. During this period, an external host can initialize the CPU’s memory space as
necessary through the host interface, including internal configuration registers, such as those that control
the EMIF or other peripherals. For the DM642 device, the HPI peripheral is used for host boot if PCI_EN =
0, and the PCI peripheral is used if PCI_EN = 1. Once the host is finished with all necessary initialization, it
must set the DSPINT bit in the HPIC register to complete the boot process. This transition causes the boot
configuration logic to bring the CPU out of the “stalled” state. The CPU then begins execution from address
0. The DSPINT condition is not latched by the CPU, because it occurs while the CPU is still internally
“stalled”. Also, DSPINT brings the CPU out of the “stalled” state only if the host boot process is selected. All
memory may be written to and read by the host. This allows for the host to verify what it sends to the DSP if
required. After the CPU is out of the “stalled” state, the CPU needs to clear the DSPINT, otherwise, no more
DSPINTs can be received.
EMIF boot (using default ROM timings)
Upon the release of RESET, the 1K-Byte ROM code located in the beginning of CE1 is copied to address 0
by the EDMA using the default ROM timings, while the CPU is internally “stalled”. The data should be
stored in the endian format that the system is using. In this case, the EMIF automatically assembles
consecutive 8-bit bytes to form the 32-bit instruction words to be copied. The transfer is automatically done
by the EDMA as a single-frame block transfer from the ROM to address 0. After completion of the block
transfer, the CPU is released from the “stalled” state and starts running from address 0.
No boot
With no boot, the CPU begins direct execution from the memory located at address 0. Note: operation is
undefined if invalid code is located at address 0.
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PDF描述 |
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| TN5171PM | 20 MHz - 150 MHz RF/MICROWAVE WIDE BAND MEDIUM POWER AMPLIFIER |
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| TOCP172-20CB | 970/1000 um, MULTI MODE, SIMPLEX FIBER OPTIC CONNECTOR |
| TOD5202FE | Optoelectronic |
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