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參數(shù)資料
| 型號： | TMX320DM642GNZ500 |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 64-BIT, 75.19 MHz, OTHER DSP, PBGA548 |
| 封裝： | 27 X 27 MM, 1 MM PITCH, PLASTIC, BGA-548 |
| 文件頁數(shù)： | 161/181頁 |
| 文件大?。?/td> | 2291K |
| 代理商： | TMX320DM642GNZ500 |
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Terminal Functions
80
July 2002 Revised March 2004
SPRS200E
Table 210. Terminal Functions (Continued)
SIGNAL
DESCRIPTION
IPD/
IPU
TYPE
NAME
DESCRIPTION
IPD/
IPU
TYPE
NO.
HOST-PORT INTERFACE (HPI) OR PERIPHERAL COMPONENT INTERCONNECT (PCI) OR EMAC (CONTINUED)
HD5/AD5§
Y1
Host-port data (I/O/Z) [default] or PCI data-address bus (I/O/Z) or EMAC
transmit/receive or control pins
As HPI data bus (PCI_EN pin = 0)
HD4/AD4§
W3
As HPI data bus (PCI_EN pin = 0)
Used for transfer of data, address, and control
Host-Port bus width user-configurable at device reset via a 10-k resistor pullup/
pulldown resistor on the HD5 pin:
HD3/AD3§
Y2
I/O/Z
HD5 pin = 0: HPI operates as an HPI16.
(HPI bus is 16 bits wide. HD[15:0] pins are used and the remaining HD[31:16] pins
are reserved pins in the high-impedance state.)
HD2/AD2§
Y4
I/O/Z
HD5 pin = 1: HPI operates as an HPI32.
(HPI bus is 32 bits wide. All HD[31:0] pins are used for host-port operations.)
As PCI data-address bus (PCI_EN pin = 1)
HD1/AD1§
AA1
As PCI data-address bus (PCI_EN pin = 1)
Used for transfer of data and address
For superset devices like DM642, the HD31/AD31 through HD16/AD16 pins can also
function as EMAC transmit/receive or control pins (when PCI_EN pin = 0; MAC_EN
HD0/AD0§
Y3
function as EMAC transmit/receive or control pins (when PCI_EN pin = 0; MAC_EN
pin = 1). For more details on the EMAC pin functions, see the Ethernet MAC (EMAC)
peripheral section of this table and for more details on how to configure the EMAC pin,
see the device configuration section of this data sheet.
PCBE0
V4
I/O/Z
PCI command/byte enable 0 (I/O/Z). When PCI is disabled (PCI_EN = 0), this pin is
tied-off.
GP0[15]/PRST§
G3
I/O/Z
General-purpose input/output (GP0) 15 pin (I/O/Z) or PCI reset (I). No function at
default.
XSP_CS
T4
O
IPD
PCI serial interface chip select (O). When PCI is disabled (PCI_EN = 0), this pin is
tied-off.
XSP_CLK/MDCLK§
R5
I/O/Z
IPD
PCI serial interface clock (O) [default] or MDIO serial clock input/output (I/O/Z).
XSP_DI
R4
I
IPU
PCI serial interface data in (I) [default]. In PCI mode, this pin is connected to the output
data pin of the serial PROM.
XSP_DO/MDIO§
P5
I/O/Z
IPU
PCI serial interface data out (O) [default] or MDIO serial data input/output (I/O/Z). In PCI
mode, this pin is connected to the input data pin of the serial PROM.
GP0[14]/PCLK§
C1
GP0 14 pin (I/O/Z) or PCI clock (I). No function at default.
GP0[13]/PINTA§
G4
I/O/Z
GP0 13 pin (I/O/Z) or PCI interrupt A (O/Z). No function at default.
GP0[12]/PGNT§
H4
I/O/Z
GP0 12 pin (I/O/Z) or PCI bus grant (I). No function at default.
I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground
IPD = Internal pulldown, IPU = Internal pullup. (These IPD/IPU signal pins feature a 30-k IPD or IPU resistor. To pull up a signal to the opposite
supply rail, a 1-k
resistor should be used.)
§ These pins are multiplexed pins. For more details, see the Device Configurations section of this data sheet.
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INFORMA
TION
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